Логические элементы на комплементарных МДП-транзисторах

Двухвходовая схема ЛЭ на комплементарных МДП-транзисторах (КМДП), реа­лизующая функцию ИЛИ—НЕ, приведена на рис. 8.28, а.

Действие на входах транзисторов VT₁ и VT₂ уровня логического нуля U⁰ обу­словливает их закрытое состояние, при этом последовательно соединенные на­грузочные транзисторы VT₂ и VT₄ открыты, и на выходе схемы устанавливается напряжение U⁰. Если хотя бы на один из входов поступает сигнал логической еди­ницы U¹, то открывается соответствующий управляющий транзистор (VT₁ или VT₂), а связанный с ним нагрузочный транзистор (VT₃ или VT₄) закрывается. На выходе схемы устанавливается напряжение U⁰.

В схеме И—НЕ (рис. 8.28, б) при действии уровня логического нуля U⁰ на входах схемы оба управляющих транзистора, VT₁ и VT₂, закрыты, а нагрузочные транзи­сторы VT₃ и VT₄ открыты, поэтому на выходе схемы будет высокий уровень на­пряжения .Состояние схемы не изменится, если напряжение U⁰ поступит только на один из входов, так как один из последовательно включенных управля­ющих транзисторов остается закрытым. При подаче на оба входа высокого уров­ня напряжения U¹ управляющие транзисторы VT₁ и VT₂ открыты, а нагрузочные VT₃ и VT₄ закрыты, и на выходе схемы устанавливается низкий уровень напря­жения U⁰.

Функциональные логические узлы

Функциональные логические узлы состоят из простых логических элементов типа И—НЕ или ИЛИ—НЕ и выполняют более сложные логические операции.

Шифраторы

Шифратор — это комбинационная логическая схема, преобразующая числа, симво­лы и команды в комбинацию логических нулей и единиц. В большинстве совре­менных ЭВМ каждому символу (числу или команде) соответствует комбинация из восьми нулей и единиц, называемая байтом (byte). Такой способ кодирования позволяет закодировать 256 различных символов. Принцип работы шифратора иллюстрирует рис. 8.29, а, где представлена структура шифратора, позволяющая получить 3-разрядный параллельный код, то есть закодировать 8 символов. Логи­ку работы схемы поясняет табл. 8.1. В зависимости от того, на какой вход подан сигнал, на выходе получается вполне определенная кодовая комбинация нулей и единиц. Условное схемное обозначение шифраторов показано на рис. 8.29, б.

Таблица 8.1. Логика работы шифратора

Сигнал	Y1	Y2	Y3
X0
X1
X2
X3
X4
X5
X6
X7

 

Дешифраторы

Дешифраторы выполняют операцию, противоположную той, которую делают шифраторы, то есть преобразуют двоичный код в сигнал на одном из выходов. Структурная схема трехвходового дешифратора показана на рис. 8.30, а, а на рис. 8.30, б — его условное схемное обозначение. Допустим, на входы поступает кодовая комбинация 101, соответствующая десятичному числу 5. Эти сигналы поступают на восемь трехвходовых элементов И, на которые также поступают инвертированные сигналы. Схема построена так, что при любой комбинации ну­лей и единиц на входе дешифратора лишь только на один элемент И поступают три логические единицы, а на входах остальных будет хотя бы один логический нуль. Поэтому только на пятом выходе появится логическая единица, а на всех остальных будут логические нули.

Сумматоры

Сумматоры предназначены для суммирования многоразрядных двоичных чисел. Операция суммирования осуществляется поразрядно с использованием одно­разрядных суммирующих схем. В каждом разряде суммирование происходит по правилам: 0 + 0 = 0,0 + 1 = 1,1 + 0 = 1,1 + 1=0. В последнем случае суммирование двух единиц дает выходное число 10. Появляющаяся при этом единица называет­ся единицей переноса в старший разряд.

Схема, осуществляющая суммирование по этим правилам, называется полусум­матором (рис. 8.31, а). Логику ее работы иллюстрирует табл. 8.2.

Таблица 8.2. Логика работы полусумматора

Xi	Yi	a	b	c	d	Si	Pi+1

Сумма S_i = 1 получается при условии, что одно из слагаемых равно единице. Сиг­нал переноса в следующий разряд Р_i+1 появляется при условии, что оба слагаемых равны единице. Условное обозначение полусумматора показано на рис. 8.31, б.

В полном сумматоре суммируются не только слагаемые, но и единицы переноса из предыдущих разрядов. Полный одноразрядный сумматор можно составить из двух полусумматоров и логического элемента ИЛИ (рис. 8.32, а).

Условное обозначение одноразрядного сумматора показано на рис. 8.32, 6. Логи­ку работы сумматора иллюстрирует табл. 8.3.

Таблица 8.3. Логика работы сумматора

Pi	xi	Yi	Si	Pi+1

 

 

Полные сумматоры многоразрядных чисел составляются из одноразрядных сум­маторов. Результаты суммирования трехразрядных чисел иллюстрируют следу­ющие примеры:

0 0 1 (1)		0 0 1 (1)		0 1 0 (2)
+		+		+
0 1 0 (2)		0 1 1 (3)		0 1 1 (3)
------------------------------------		---------------------------------------------------		--------------------------------------------
0 1 1 (3)		1 0 0 (4)		1 0 1 (5)

 

Аналогичным образом осуществляется суммирование 8- и 16-разрядных слов.

Триггеры

Триггеры наряду с логическими элементами являются основными элементами циф­ровых ИМС. Каждый триггер предназначен для хранения одной единицы инфор­мации — бита. Основу триггера составляет кольцо из двух инверторов (рис. 8.33, а), которое принято обозначать в виде электронной защелки (рис. 8.33, б).

Выход Q называют прямым, а выход — инвертирующим. Электронная защел­ка может находиться в одном из двух устойчивых состояний: либо Q =0, = 1, либо Q = 1, =0. Перевод триггерной защелки из одного состояния в другое осу­ществляется путем воздействия на нее управляющих (информационных) импуль­сов напряжения, выполняющих функции спускового крючка (курка), откуда и произошел термин «триггер» (trigger— курок). В зависимости от способа управ­ления электронной защелкой различают несколько разновидностей триггеров.

RS-триггер

В RS-триггере вместо простых инверторов применены двухвходовые логичес­кие элементы типа ИЛИ—НЕ или И—НЕ. На рис. 8.34, а представлена структу­ра, на рис. 8.34, б —условное графическое изображение, а на рис. 8.34, в — вре­менная диаграмма работы RS-триггера, выполненного на элементах ИЛИ—НЕ. В этой схеме вход R служит для установки на выходе Q логического нуля, а на выходе — логической единицы. Обозначение R происходит от английского слова reset — сброс. Вход S служит для установки на выходе Q логической еди­ницы, а на выходе — логического нуля. Обозначение S происходит от анг­лийского слова set — установка. Поскольку триггер имеет два управляющих вхо­да, обозначаемых R и S, то отсюда произошло название RS-триггер. RS-триггер на элементах ИЛИ—НЕ управляется положительными перепадами управляю­щих импульсов. В момент времени t₁, на выходе Q устанавливается логический нуль (на диаграмме не учтено время задержки переключения триггера). В момент t₂ действие положительного импульса прекращается, однако триггер сохраня­ет свое состояние до тех пор, пока на вход S не поступит положительный им­пульс (момент t₃), в результате чего на выходе Q установится логическая едини­ца. После прекращения действия этого импульса (момент t₄) схема сохраняет свое состояние.

При одновременной подаче на входы R и S положительных импульсов на обоих выходах триггера устанавливаются логические нули. После прекращения дей­ствия управляющих импульсов триггер перейдет в одно из двух устойчивых со­стояний, предугадать которое невозможно. Поэтому комбинация управляющих сигналов S=R=1 является запрещенной.

RS-триггер на элементах И—НЕ (рис. 8.35, а и б) реагирует на отрицательные перепады управляющих импульсов (рис. 8.35, в), которые обозначаются и . Для таких триггеров запрещенной является комбинация

RST-триггер

RST-триггер отличается от RS-триггера тем, что он имеет тактовый вход С (от анг­лийского слова clock — время) и его состояние изменяется только при наличии напряжения на этом входе.

На рис. 8.36, а показана схема RST-триггера, на рис. 8.36, б — его графическое обо­значение, на рис. 8.36, в — временная диаграмма работы. Переключение триггера из одного состояния в другое происходит в моменты подачи тактовых С -импульсов и при наличии R- или S -импульса.

D-триггер

D-триггер является триггером задержки. Его название происходит от английс­кого слова delay — задержка. Особенностью триггера является наличие только одного информационного входа D. Сигнал, поданный на вход D, появляется на выходе триггера Q с задержкой t₃, определяемой моментом подачи тактового импульса С. Схема D-триггера показана на рис. 8.37, а, условное графическое изображение D-триггера — на рис. 8.37, б, временная диаграмма его работы — на рис. 8.37, в. Схема содержит 4 элемента (DD1...DD4), выполняющих функции RST-триггера, и один инвертор (DD5).