Устройства сдвига и сравнения кодов чисел

Сдвиг кода числа вправо или влево используется при выполнении различных математических операций. В сдви­гающем регистре операцию сдвига можно выполнять лишь после того, как все число будет записано в регистр. При­менение мультиплексоров значительно упрощает осуще­ствление операции сдвига, так как при этом не требуется специального управляющего устройства, используемого для введения числа в регистр.

Схема комбинационного устройства сдвига на мульти­плексорах приведена на рис. 13.23. Прохождения разрядов

Рис. 13.23. Функциональная схема устройства сдвига на мультиплексорах

числа х ₃ х ₂ х ₁ х ₀ х _-1 х _-2 х _-3на выходы у ₃, у ₂, у ₁и у ₀мультиплексоров определяются состояниями а ₀и a ₁адрес­ных входов. Если а ₀= а ₁ = 0, то на выходы мультиплексо­ров поступают разряды с нулевых входов, т. е. у ₃ = х ₃, у ₂= х ₂, у ₁= х ₁, у ₀ = х ₀. При a ₁= =0 и а ₀ = 1 (код адреса 01) на выходы мультиплексоров поступают разряды с пер­вых входов, т. е. у ₃ = х ₂, у ₂= х ₁, у ₁= х ₀, у ₀ = х _-1,что соответствует сдвигу двоичного кода числа на один разряд влево. Если a ₁ = a ₀ = l, то у ₃ = х ₀, у ₂= х _-1, у ₁= х _-2 и у 0 = х _-3, что соответствует сдвигу влево на три раз­ряда. Чтобы при сдвиге влево не происходила потеря старших разрядов, перед первым мультиплексором нужно подключить такое же устройство на мультиплексорах.

Сравнение двух чисел осуществляют с помощью срав­нивающих компараторов. На выходе компаратора появля­ется логическая единица, если сравниваемые двоичные числа А и В равны. Если А ≠ В, то на выходе будет логи­ческий нуль.

Для определения равенства двух переменных х ₁и х ₂используется логический элемент, состояния которого определяются табл. 13.5. В соответствиии с табл. 13.5

Такой ЛЭ называют ИСКЛЮЧАЮЩИМ ИЛИ — НЕ. Его реализация на логических элементах НЕ, И и ИЛИ показана на рис. 13.24, а, а на рис. 13.24, б дано услов­ное обозначение.

Табл. 13.5. Состояния ЛЭ ИСКЛЮЧАЮЩЕЕ ИЛИ — НЕ

Если сравниваемые переменные имеют несколько раз­рядов, то подобным образом осуществляется поразрядное сравнение и схема компаратора примет вид, приведенный на рис. 13.25, а.

Рис. 13.24. Схема (а) и условное обозначение (б) ЛЭ, осуществляю­щего

операцию ИСКЛЮЧАЮЩЕЕ ИЛИ — НЕ

Рис. 13.25. Схемы устройств сравнения двух чисел

В случае, если при сравнении двух переменных а и b требуется установить не только их равенство или нера­венство, но и указать, какая из них больше, используется схема, приведенная на рис. 13.25, б.

СУММАТОРЫ

Сумматором называют устройство, выполняющее операцию сложения цифровых кодов двух чисел. Сумма­торы входят в состав арифметического устройства (АУ) ЭВМ. В АУ, кроме того, входят устройства, осущест­вляющие умножение и деление цифровых кодов чисел, однако и они содержат суммирующие устройства.

По принятой в ЭВМ системе счисления и кодирования сумматоры делятся на двоичные, десятичные, двоично-десятичные и др.

По способу организации суммирования сумматоры мо­гут быть комбинационные, в которых результат суммиро­вания не запоминается, и накапливающие (с запомина­нием результата суммирования).

По способу выполнения операций сумматоры подраз­деляются на последовательные, параллельные и парал­лельно-последовательные. В последовательных суммато­рах суммирование осуществляется последовательно от младших разрядов к старшим, а в параллельных сум­мирование одноименных разрядов происходит одновре­менно. В параллельно-последовательных сумматорах суммируемые многоразрядные числа разбиваются на группы, в которых производится параллельное поразрядное суммирование, а полученные при этом частичные суммы складываются последовательно.

Неполный сумматор. Простейшим является однораз­рядный двоичный сумматор на два входа, работа кото­рого отражена в табл. 13.1. Так как при сложении двух одноразрядных чисел, каждое из которых равно 1, форми­руется единица переноса в старший разряд, то сумма­тор должен иметь два выхода: один — для формирования частичной суммы, относящейся к данному разряду, вто­рой — для формирования переноса в старший разряд. Состояния такого сумматора при сложении двух однораз­рядных двоичных чисел а ₀и b ₀приведены в табл. 13.6. Здесь S ₀— частичная сумма; Р ₁— сигнал переноса.

Табл. 13.6. Состояния двухвходового полусумматора

На основании табл. 13.6 легко получить логические выражения для S ₀и Р ₁: S ₀= а ₀ b ₀ + a ₀ b ₀, Р ₁ = а ₀ b ₀,из которых следует, что формирование переноса осуществля­ется с помощью функции И, а частичной суммы — с по­мощью функции неравнозначности (рис. 13.26, а).

В данном одноразрядном сумматоре не учитывается перенос из младшего разряда, и его называют непол­ным, или полусумматором. Условное изображение полусумматора дано на рис. 13.26, б.

Полный сумматор. С учетом переноса из младшего разряда полный сумматор должен иметь три входа: два входа для первого и второго слагаемых и один — для цифры переноса из младшего разряда. Полный сумматор можло составить из двух полусумматоров (рис. 13.27, а). Правила его работы приведены в табл. 13.7, а условное изображение — на рис. 13.27, б.

Рис. 13.26. Схема (а) и условное обозначение (б) неполного одно­разрядного сумматора

Рис. 13.27. Схема (а) и условное обозначение (6) полного однораз­рядного сумматора

Табл. 13.7. Состояние полного сумматора

При сложении двух многоразрядных чисел на каждый разряд, кроме младшего, необходимо иметь полный сум­матор. На рис. 13.28 приведена схема сумматора, предна­значенного для сложения двух четырехразрядных чисел

Рис. 13.28. Функциональная схема полного сумматора для двух четырехразрядных двоичных чисел

А и В споследовательным переносом. Если для младшего разряда используется полный сумматор, то появляется возможность наращивания разрядов сумматора, тем са­мым осуществлять суммирование двоичных чисел с боль­шим количеством разрядов.

Недостатком рассмотренного четырехразрядного сум­матора с последовательным переносом является малая скорость выполнения операции суммирования: сигнал пе­реноса Р ₂ устанавливается лишь после установки правильного значения переноса Р ₁, Р ₃ — после установки правильного значения Р ₂, и сигнал Р ₄— после установки правильного значения Р ₃.Для повышения быстродейст­вия при сложении многоразрядных чисел применяются сумматоры с параллельным переносом, в которых все сигналы переноса вычисляются непосредственно по зна­чениям входных переменных.

Сумматоры в интегральном исполнении имеются в сериях К155 и КМ155 (К155ИМ1, КМ155ИМ1 — одно­разрядные полные сумматоры; К155ИМ2, КМ155ИМ2 — двухразрядные полные сумматоры; К155ИМЗ, КМ155ИМЗ — четырехразрядные сумматоры), в серии К176 (К176ИМ1 — четырехразрядный полный сумматор) и некоторых других.