Общие описания. В системе процессора, в зависимости от области применения, необходимо различное построение записывающего устройства

В системе процессора, в зависимости от области применения, необходимо различное построение записывающего устройства, когда речь идет о количестве ячеек памяти (емкость запоминающего устройства) и о количестве битов на ячейку памяти (число разрядов цифрового слова).

По экономическим соображениям в данных системах часто используются модули записывающего устройства, которые, если рассматривать их в отдельности, не выполняют требования в отношении емкости записывающего устройства. В данном случае требуется специальное неправильное соединение данных модулей.

В качестве модулей записывающего устройства в данном случае используются оперативные запоминающие устройства (ОЗУ). В полупроводниковой технике они называются записывающими устройствами для записи считывания. Каждая ячейка памяти имеет установленную емкость. Каждая ячейка может принимать информацию определенной длины в битах. Отдельные ячейки памяти имеют адреса. С помощью этих адресов можно выбирать запоминающие ячейки. Оперативное запоминающее устройство работает с произвольной выборкой. Обозначение ОЗУ используется для устройства с произвольным доступом или более точно, для запоминающего устройства с произвольной выборкой.

11.1.2 Расширение разрядности обрабатываемого слова

8-разрядная ин­формационная шина D7 … D0

Адресная шина А9 … А0

Разрядность слова модуля записывающего устройства всегда должна быть согласована с разрядностью обрабатываемых данных в процессоре. Например, для 32-битного процессора необходима, запоминающая система, при которой в каждом адресе (то есть в каждой запоминающей ячейке) могут быть сохранены 32 бита.

Модули запоминающих устройств, которые не обладают необходимым разрядом слова, могут использоваться параллельно.

Запоминающее устройство с организацией в 1024 запоминающих ячеек х 8 бит на одну запоминающую ячейку может использоваться с двумя оперативными записывающими устройствами 2114 (1024 x 4 бита), как показано на рисунке 11.1.2.1.

Рисунок 11.1.2.1

 

1-k-ОЗУ

К обоим модулям памяти параллельно должны быть подсоединены адресные шины и управляющие линии CS (от англ. Chip Select – «выбор элемента памяти») и WE (Write Enable – «разрешение записи»). 8-битное запоминаемое слово распределяется на оба модуля таким образом, что каждый модуль принимает по 4 бита. Адреса запрашиваемых запоминающих ячеек (разряд адреса A9... A0) расположены в поле 0000₍₁₀₎... 1023₍₁₀₎. Для описания запоминающей системы очень часто используют блок-схему (рисунок 11.1.2.2), в которой отдельно обозначены соответствующие поля памяти.

11.1.3 Расширение количества ячеек памяти

Адресная шина A9

Адресная шина А9 … А0

8-разрядная информационная шина D3 … D0

Если для запоминающей системы требуется больше запоминающий ячеек, чем содержит модуль, то следует увеличить емкость запоминающего устройства с помощью последовательного соединения соответствующего количества модулей.

Например, можно использовать запоминающее устройство с организацией в 2048 запоминающих ячеек х 4 бита на одну ячейку памяти с двумя оперативными запоминающими устройствами 2114 (1024 x 4 бита), как показано на рисунке 11.1.3.1.

На рисунке 11.1.3.2 показано, как необходимые 2048 ячейки памяти на обоих модулях поделены пополам.

Рисунок 11.1.2.2 Блок-схема поля памяти

Рисунок 11.1.3.1

 

1-k-ОЗУ

Проблема состоит в разработке декодирующего устройства, которое активирует только тот модуль (CS), в котором находится необходимая ячейка памяти. Для адресации общей запоминающей системы с 2048 запоминающими ячейками требуется одиннадцать адресных шин (A10... A0). Адресные шины A9... A0 параллельно подводятся к десяти адресным входам модуля и адресуют одну из 1024 запоминающих ячеек внутри модуля. Одиннадцатая адресная шина (A10) - при рассмотрении адресных шин с помощью двоичных чисел – имеет валентность 2¹⁰ = 1024 и решает, находится ли адрес в поле 0... 1023 (A10 = 0) или в поле 1024... 2047 (A10 = 1). В этом простом примере с помощью адресной шины A10 определяется (декодируется), какое оперативное запоминающее устройство активно, ОЗУ 1 или ОЗУ 2.

Декодирующее устройство состоим только из одного инвертора. Четыре линии ввода-вывода модуля памяти параллельно подключены к 4-битной информационной шине. Это не представляет опасности, так как линии неактивного модуля информационной шины (Tri-State) отключены.

Рисунок 11.1.3.2

 

Если получатель данных не включен на прием, то его информационные входы должны быть с большим омическим сопротивлением. Получатель данных не должен влиять на сигналы, находящиеся на линиях информационных шин. Наряду с высоким и низким уровнем должно быть еще и третье высокоимпедансное состояние. Схемы, входы и выходы которой могут быть подключены с большим омическим сопротивлением, называются схемами с тремя состояниями (схемы Tri-State).