Реализация большинства цифровых устройств базируется на универсальном, так называемом, JK -триггере [6]. На рисунке П.1.1 показана обобщённая схема этого триггера и его таблица истинности.
Входы J и K являются управляющими, вход С служит для синхронизации, то есть любые изменения состояния триггера возможны только при подаче на вход С «1» (единичного импульса). Триггер обычно имеет два выхода: прямой Q и инверсный. Из таблицы истинности видно, что подача на входы JK комбинации «01» устанавливает на прямом выходе триггера «0», а подача комбинации «10», устанавливает на выходе «1». Подача «1» одновременно на оба входа реализует режим счёта, то есть на каждом следующем такте состояние триггера изменяется на обратное. При подаче на вход R единицы устанавливается исходное состояние триггера, то есть «1» на его прямом выходе. Иногда вход R выполняется инверсным.
На рисунке П.1.2 показана реализация счётного триггера (Т -триггера) на базе JK - триггера и его таблица истинности.
Очевидно, что Т -триггер может использоваться как делитель импульсных последовательностей на 2, а цепочка таких триггеров как делитель с коэффициентом 2 n, где n – число триггеров в цепочке.
D -триггер может быть получен на базе JK -триггера так, как это показано на рисунке П.1.3.
D -триггер запоминает состояние входа и, при получении следующего синхронизирующего импульса, передаёт состояние входа на прямой выход. Иными словами, D -триггер является элементарной (однобитовой) ячейкой памяти. Цепочка таких триггеров образует регистр памяти (или регистр сдвига) – состояние входа регистра сдвига будет смещаться вправо на одну ячейку с каждым тактом синхросигнала (рисунок П.1.4).
| Таблица П.1.1 | ||||||
| Выходы триггеров | ||||||
| Вход | Т 1 | Т 2 | Т 3 | …. | Т n | Такты |
| 0 | 1 | 1 | 1 | …. | 1 | t |
| 0 | 0 | 1 | 1 | …. | 1 | t +1 |
| 0 | 0 | 0 | 1 | …. | 1 | t +2 |
| 0 | 0 | 0 | 0 | …. | 1 | t +3 |
| …. | …. | …. | …. | …. | …. | …. |
| 0 | 0 | 0 | 0 | …. | 0 | t+n |
В таблице П.1.1 показаны состояния входа регистра сдвига и прямых выходов триггеров в течение n тактов. Предполагается, что перед первым тактом, посредством подачи единицы на все входы R, на всех прямых выходах триггеров были установлены единицы.
В цифровых телекоммуникационных системах находят широкое применение делители – распределители импульсных последовательностей. На рисунке П.1.5 показана схема делителя – распределителя с коэффициентом деления 8. Такие 
устройства широко используются для поразрядной обработки информации, содержащейся в отдельном байте.
| Таблица П.1.2 | |||||||||
| Вход | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | |
| Выходы триггеров | Т 1 | 0 | 1 | 0 | 1 | 0 | 1 | 0 | 1 |
| Т 2 | 0 | 0 | 1 | 1 | 0 | 0 | 1 | 1 | |
| Т 3 | 0 | 0 | 0 | 0 | 1 | 1 | 1 | 1 | |
| Выходы схем & | &1 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 |
| &2 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | |
| &3 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | |
| &4 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | |
| &5 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | |
| &6 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | |
| &7 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | |
| &8 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | |
В таблице П.1.2 показаны состояния на входе делителя – распределителя, на выходах триггеров и выходах схем & (последние являются выходами делителя – распределителя) в течение 8 тактов последовательности импульсов.
Заметим, что каждая схема & имеет определённый набор типов входов (прямых и инверсных). Так, например, схема &1 имеет все входы инверсные и выдаёт на выход «1», когда на всех её входах «0» (см. первый столбец таблицы П.1.2).
У схемы &2 первый вход прямой – два других – инверсные и на её выходе «1» возникает на втором такте последовательности (см. второй столбец таблицы П.1.2). и так далее.
Набор схем & в данном устройстве играет роль дешифратора. Делители с дешифраторами имеют минимум элементов, но обладают существенным недостатком, их коэффициенты деления ограничены целочисленными степенями числа 2.
Делитель – распределитель с любым целочисленным коэффициентом деления может быть получен на основе регистра сдвига с логической обратной связью. Число триггеров в регистре должно быть равно выбранному коэффициенту деления. На рисунке П.1.6 представлена схема такого делителя – распределителя.
При установке по циклу происходит сброс всех триггеров (на их выходах устанавливаются нули). Поскольку все входы многовходовой схемы & инверсные, на её выходе устанавливается «1». На первом такте срабатывает первый триггер (Т 1) и на выходе №1 устанавливается «1». При этом выход схемы & обнуляется. На втором такте срабатывает триггер Т 2, а триггер Т 1 обнуляется. «1» устанавливается на выходе №2 и так далее. Одновременно со срабатыванием триггера Тn на всех входах схемы & устанавливаются «0» на выходе № n устанавливается «1» и цикл заканчивается. Очередной цикл начинается с подачи на вход триггера Т 1 единицы с выхода многовходовой схемы &.
Существуют и другие схемы целочисленных делителей – распределителей [6], но рассмотренные являются наиболее распространёнными.
Приложение 2
