Ћекции.ќрг


ѕоиск:




 атегории:

јстрономи€
Ѕиологи€
√еографи€
ƒругие €зыки
»нтернет
»нформатика
»стори€
 ультура
Ћитература
Ћогика
ћатематика
ћедицина
ћеханика
ќхрана труда
ѕедагогика
ѕолитика
ѕраво
ѕсихологи€
–елиги€
–иторика
—оциологи€
—порт
—троительство
“ехнологи€
“ранспорт
‘изика
‘илософи€
‘инансы
’ими€
Ёкологи€
Ёкономика
Ёлектроника

 

 

 

 


ƒостоинства и недостатки динамической пам€ти




ѕреимущества динамической пам€ти:

Х низка€ себестоимость;

Х высока€ степень упаковки, позвол€юща€ создавать чипы пам€ти большого объема.

Ќедостатки динамической пам€ти:

Х относительно невысокое быстродействие, так как процесс зар€дки и разр€дки конденсатора, пусть и микроскопического, занимает гораздо больше времени, чем переключение триггера;

Х высока€ латентность, в основном, из-за внутренней шины данных, в несколько раз более широкой, чем внешн€€, и необходимости использовани€ мультиплексора/демультиплексора;

Х необходимость регенерации зар€да конденсатора, из-за его быстрого саморазр€да, ввиду микроскопических размеров.

39. —труктурна€ схема и принцип работы €чейки динамической пам€ти. –ассмотрим структурную схему €чейки динамической оперативной пам€ти. ≈Є можно представить из трЄх элементов:
Ц транзистора, выполн€ющего роль ключа;
Ц конденсатора, который хранит информацию;
Ц устройства регенерации, которое регенерирует зар€д конденсатора или информацию на нужных конденсаторах;

Ќа самом деле, отдельного конденсатора нет, его роль выполн€ет Ємкость между затвором и истоком транзистора. Ќо дл€ простоты изложени€ Ємкость выделена как бы в отдельный элемент.

ѕоскольку Ємкость достаточно маленька€ и имеет место достаточно быстрый еЄ разр€д, т.е. потер€ информации, в случае, если была записана Ђ1ї, возникает необходимость в регенерации между разр€дами.  роме того, при считывании из €чейки оперативной пам€ти информации, зар€д также исчезает, поэтому и в этом случае необходима регенераци€. ”стройство регенерации и осуществл€ет посто€нные циклы регенерации или восстановлени€ информации.

–аботу €чейки пам€ти можно представить таким образом.  онденсатор можно представить в виде Ємкости, в которую наливаетс€ вода. “ранзистор в виде ключа или крана, который открывает или перекрывает трубу, по которой течЄт вода в Ємкость, а устройство регенерации в виде источника воды. ¬ нужный момент кран открываетс€ и это служит признаком того, что необходимо пополнить Ємкость водой.  онечно, рассматрива€ работу €чейки пам€ти таким образом, можно представить, что Ємкость с водой немного дыр€ва€. Ёто утверждение имеет под собой основание, так как конденсатор, в случае хранени€ Ђ1ї и до тех пор, пока она записана, должен посто€нно подзар€жатьс€ схемой регенерации.

ячейка пам€ти хранит в себе один бит информации, дл€ того чтобы динамическа€ пам€ть хранила бы в себе мегабайты, а сейчас уже и гигабайты данных, необходимо чтобы все эти элементарные по объЄму €чейки пам€ти объедин€лись между собой в большие массивы, накопители или матрицы пам€ти. ќрганизаци€ динамической оперативной пам€ти на этом уровне будет описана в следующей статье.

 

 

40.

 

41. ѕринцип работы динамической пам€ти при чтении при наличии зар€да на конденсаторе;

–ассмотрим случай, когда в конденсаторе нет зар€да (€чейка пам€ти хранит бит со значением Ђ1ї):
“ок, создаваемый входным напр€жением Uп, пойдет по линии A≈, так как транзистор VT2 будет закрыт. —ледовательно, на входе Q1 ЂЅуфера данныхї будет ток, что означает Ц с €чейки пам€ти считана единица. »нформаци€ о считанном бите с первого столбца будет записана в ЂЅуфер данныхї.
“ак как в конденсаторе зар€да не было, то и подзар€жать его надобности нет. —ледовательно, с блока регенерации ток пойти не должен.
“ак как на выходе Q1 ток есть, то он поступает и в ЂЅлок регенерацииї. —ледовательно, на нижний вход элемента L3 (логическое Ђ»ї) подаетс€ логическа€ единица.
“ак как мы рассматриваем случай чтени€ данных, то сигнала записи V1 и данных дл€ записи D1 в ЂЅлок регенерации 1ї подаватьс€ не будет. “ак же в остальные блоки регенерации, соответствующие сигналы D1-Dm и V1-Vm так же подаватьс€ не будут.
—ледовательно, на входе элемента L1 (логическое ЂЌ≈ї) будет логический ноль, а на выходе Ц логическа€ Ђ1ї. “аким образом, на входах элемента L3 (логическое Ђ»ї) будут две логические единицы. ¬ результате, на выходе получим так же логическую единицу.
Ќа выходе логического элемента L2 (логическое Ђ»ї) будет логический ноль, так как на обоих его входах напр€жение отсутствует, так как от контроллера пам€ти нет команд на запись и данных дл€ записи.
¬ результате, на входах элемента L4 (логическое Ђ»Ћ»-Ќ≈ї) будет логический ноль и логическа€ единица, а, соответственно, на его выходе будет логический ноль, то есть напр€жение будет отсутствовать. “ак как напр€жение отсутствует, то ни один из конденсаторов первого столбца матрицы пам€ти подзар€жатьс€ не будет.
5. ѕараллельно с чтением и регенерацией данных первого столбца происходит по такому же алгоритму чтение данных с остальных столбцов. ¬ результате, в буфер данных будет записано значение всех €чеек пам€ти первой строки.
6. — контроллера пам€ти на дешифратор адреса столбца выдаютс€ номера столбцов дл€ считывани€. «а один такт номера считываютс€ сразу с нескольких столбцов.  оличество столбцов дл€ считывани€ определ€етс€ разр€дностью процессора и способом его взаимодействи€ с пам€тью. ƒл€ 32-разр€дных процессоров минимальной порцией €вл€етс€ считывание данных с 32 столбцов.
7. — дешифратора адреса столбцов номера столбцов передаютс€ в ЂЅуфер данныхї, откуда соответствующие данные считываютс€ и передаютс€ в процессор.

 

 

42. ѕринцип работы динамической пам€ти при чтении при отсутствии зар€да на конденсаторе;

“ок создаетс€ входным напр€жением пойдет не по линии AE. т.к. “2 замкнут Q1- идет ток=> в €чейку пам€ти 1. »нформаци€ о считанном бите 1го столбца данных. — блока регенерации ток не поступает так как к линии Q Ц ток есть. ќн поступает в блок L1-л1. ѕо линии V1 и D1 Ц не подаетс€ (как и вдругие блоки регенерации).

Ќа входе элемента L1-л0 т.о на выходах элемента L3- будут 2 логические единицы => на выходе Ћ0

Ќа выходе лог. Ёлемента L2 ЦЋќ так как на обоих входах нет напр€жени€ => Ћ0. ¬ результате на входах элемента L4 будет Ћ0 и Ћ1.

5)ѕараллельно с чтением и регенерацией данных 1 столбца происходит чтение данных с остальных => в буфере данных будут значени€ всех €чеек пам€ти 1 строки.

6)ƒешифратор адреса столбцов номера столбцов передаетс€ в буфер данных, откуда данные передаютс€ в процессор.

 

 

43. ѕринцип работы динамической пам€ти при записи данных;

1)  онтроллер пам€ти получает команду на запись данных и адрес, куда нужно записать данные

2) онтроллер пам€ти преобразует адрес на две составл€ющие:

Ќомер строки и номер столбца

ƒанные поступают в блок работы с данными

3) ƒешифратор адреса номера строки подает сигнал в соответствующую строку матрицы пам€ти

4)ѕодаетс€ сигнал с блока работы данных

5)Ќапр€жение поданное на строку S1 откроет транцисторы T1 и T3

6)≈сли в линие границе сь со значением 0, то ток создаваемый напр€жением ќ2*n пойдет по линии AB, иначе по линии AD

— выхода элемента L3 блока регенерации будет идти логически ќ т.к. в дешифраторы столбцов проходит сигналлинии L1 на запись данных в 1 столбец. ¬ результате на выходе L1-n1, а на выходе Ц лог 0.

—оответственно на верхнем входе Lз тогда имеем лог 0, что означает независимость от значени€ в конечном входе. Ќа выходе L3

-лог 0. на нижнем входе Цл1 т.к дешифратор адреса столбцов подаетс€ сигнал, а на верхнем входе будет либо 0 либо 1 в зависимости от того в каком значении записывает информацию бит 1 имеет 2 еденицы на ¬ходе на выходе- лог 0 -> на входе L4-n1 и n0. ¬ результате на выход Ц лог0-> «ар€д конденсатора идти не будет, если до этого конденсатор содержал зар€д, то через несколько секунд он разр€дитс€, пропускаетс€ ток по линии AB.

 

44. “айминги динамической пам€ти;

 

“айминг Ч это задержка между отправкой команды контроллера пам€ти и еЄ выполнением, измеренна€ в тактах шины пам€ти (т.е. сколько тактов пропускает шина в ожидании выполнени€ команды).

¬ основе динамической пам€ти (DRAM) лежат €чейки, объединенные в двумерные массивы. “акую структуру можно представить в виде решетки с €чейками в еЄ узлах. „тобы обратитьс€ к одной из них, контроллеру надо знать еЄ адрес. ќн состоит из двух компонентов: номера строки и номера столбца. ћассивы €чеек с одинаковым количеством строк и столбцов объедин€ютс€ в банки.  онтроллер выбирает необходимый банк и посылает ему адрес строки (сигнал RAS). ƒоступ к нужной строке занимает некоторое врем€, т.е таймингRAS to CAS Delay. «атем посылаетс€ адрес столбца (сигнал CAS) и оп€ть ожидаетс€ ответ Ч задержка(тайминг) CAS Latency. “айминг RAS Precharge показывает врем€ между командой закрыти€ и повторной активацией строки. Active to Precharge Delay Ч между командой активации и командой закрыти€. » наконец, Command Rate Ч это минимальное врем€ между подачей любых двух команд.

 

 

45. ѕам€ть DDR;

DDR SDRAM - синхронна€ динамическа€ пам€ть с произвольным доступом и удвоенной скоростью передачи данных) Ч тип компьютерной пам€ти, используемой в вычислительной технике в качестве оперативной и видеопам€ти. ѕришла на смену пам€ти типа SDRAM. ѕри использовании DDR SDRAM достигаетс€ удвоенна€ скорость работы, нежели в SDRAM, за счЄт считывани€ команд и данных не только по фронту, как в SDRAM, но и по спаду тактового сигнала. «а счЄт этого удваиваетс€ скорость передачи данных без увеличени€ частоты тактового сигнала шины пам€ти. “аким образом, при работе DDR на частоте 100 ћ√ц мы получим эффективную частоту 200 ћ√ц (при сравнении с аналогом SDR SDRAM). ¬ спецификации JEDEC[1] есть замечание, что использовать термин Ђћ√цї в DDR некорректно, правильно указывать скорость Ђмиллионов передач в секунду через один вывод данныхї.—пецифическим режимом работы модулей пам€ти €вл€етс€ двухканальный режим.





ѕоделитьс€ с друзь€ми:


ƒата добавлени€: 2015-02-12; ћы поможем в написании ваших работ!; просмотров: 2552 | Ќарушение авторских прав


ѕоиск на сайте:

Ћучшие изречени€:

—тудент может не знать в двух случа€х: не знал, или забыл. © Ќеизвестно
==> читать все изречени€...

2371 - | 1983 -


© 2015-2024 lektsii.org -  онтакты - ѕоследнее добавление

√ен: 0.01 с.