Лекция 32. Последовательностные устройства

 

В сложных электронных устройствах вместе с комбинационными схемами применяются и такие, у которых есть "память". Значения их выходных сигналов зависят не только от того, какие сигналы действуют в данный момент времени на входе, но и от того, каково было внутреннее состояние схемы ранее. В качестве элементов памяти, как правило, используются триггеры. Схемы, содержащие и логические элементы, и элементы памяти, называются последовательностными.

 

1. СЧЕТЧИКИ ИМПУЛЬСОВ

Одной из наиболее распространенных операций в устройствах дискретной обработки информации является счет импульсов (таймеры, ЭСЧ, цифровые измерительные приборы, АЦП и т. п.). Эту операцию выполняют счетчики, которые по назначению делятся на простые (выполняющие операцию суммирования и вычитания) и реверсивные.

Простые счетчики осуществляют переходы от предыдущего состояния к последующему только в одном направлении, т. е. могут или суммировать или вычитать импульсы. Реверсивные счетчики имеют переходы в двух направлениях – прямом и обратном.

В зависимости от системы счисления счетчики делятся на двоичные и десятичные. Синхронизация счета бывает двух типов – синхронная (по фронту импульса) и асинхронная (по импульсу).

В основу построения счетчиков положено применение Т- триггеров. Максимальное число, которое может быть записано в счетчике, равно , где n – число разрядов счетчика. Каждый разряд двоичного счетчика представляет собой триггер.

Схема четырехразрядного счетчика на сумму приведена на рис. 32.1, а. На рис. 32.1, б приведены графики напряжений на входе Т и на выходах триггеров Q₁ ÷ Q₄, поясняющие принцип его работы. На схеме введены следующие обозначения:

– " Т" – счетный вход счетчика,

– – выходы разрядов,

– " УСТ " – установка состояния.

Связь между триггерами выполнена по прямым входам. Перед началом счета все триггеры устанавливаются в нулевое состояние – Q₁ = Q₂ = Q₃ = Q₄ = 0. Для этого достаточно подать единичный потенциал по шине " УСТ ". Счетные импульсы поступают на вход " Т " первого триггера и переключают его срезом каждого импульса (график Q ₁ рис. 32.1, б). Срезом импульсов на выходе Q ₁ переключается триггер Т ₂ (график Q ₂ рис. 32.1, б). Триггеры Т₃ и Т₄ переключаются по аналогичному алгоритму.

Все состояния триггеров счетчика отражаются таблицей состояний 32.1. Нетрудно видеть, что состояния разрядов счетчика представляют собой запись двоичного числа импульсов, поступивших на его вход на данный момент. После записи максимального числа счетчик автоматически обнуляется, т. е. устанавливается исходное состояние: Q₁ = Q₂ = Q₃ = Q₄ = 0. Далее начинается новый цикл счета. При необходимости увеличить число N достаточно подключить к выходу счетчика дополнительные разряды (триггеры).

Аналогично суммирующему счетчику строится счетчик на вычитание. Схема такого счетчика приведена на рис. 32.1, в. В этой схеме связь между триггерами выполнена по инверсным выходам, а шина " УСТ " объединяет установочные входы триггеров " S ".

Перед началом счета все триггеры устанавливаются в состояние . С поступлением на вход Т счетных импульсов происходит изменение состояний триггеров на вычитание. Все состояния триггеров приведены в таблице 32.2. Таблица представляет собой двоичную запись линейно убывающих чисел.

Таблица 32.1 Таблица 32.2

№ импульса						№ импульса

Часто возникает необходимость в счетчиках, которые могли бы поочередно выполнять сложение и вычитание поступающих импульсов. Такие счетчики называются реверсивными. Реверсивные счетчики снабжаются системой коммутации связей между триггерами (с прямых на инверсные и обратно), а также одним или двумя счетными входами.

В качестве примера рассмотрим реверсивные счетчики с двумя счетными входами, реализованные в микросхемах К555ИЕ6 и К555ИЕ7. Условное графическое обозначение ИС К555ИЕ6 приведено на рис. 32.2, а. Индексами С1 и С2 обозначены счетные входы счетчика. При прямом счете на входе С2 должно быть напряжение высокого уровня. Для обратного счета напряжение высокого уровня необходимо подать на вход С1. Входы D0 – D3 информационные. Они необходимы для предварительной установки счетчика. Информация с этих входов передается на выходы Q0 – Q3 при низком уровне напряжения на входе . Для сброса информации достаточно подать низкий уровень напряжения на вход .

В ряде случаев возникает необходимость вернуть счетчик в исходное состояние после записи некоторого числа . Для создания такого счетчика достаточно ввести в него цепь ОС. Например, декадные счетчики выполняются на основе четырехразрядных двоичных счетчиков. Но счет необходимо выполнять от 0 до 9, т. е. после записи цифры 9 необходимо возвратить триггеры в исходное состояние. Значит, цепь ОС должна выделить двоичную комбинацию числа 10. Наиболее просто она может быть образована с использованием логического элемента " И " (рис. 32.2, б).

Промышленность выпускает счетчики в виде интегральных микросхем, в том числе двоичные (на сложение и вычитание), двоично-десятичные (декады), реверсивные, с программируемым коэффициентом счета. Например,

К555 ИЕ6; ИЕ7 – двоично-десятичный и двоичный реверсивные четырехразрядные счетчики.

 

2. РЕГИСТРЫ

 

Регистрами называют функциональные узлы, предназначенные для хранения n -разрядных двоичных чисел (слов). Основными видами регистров являются параллельный и последовательный.

Схема четырехразрядного параллельного регистра приведена на рис. 32.3. В этой схеме четыре D триггера объединены по входам С. Входами регистра являются входы D -триггеров. Выходы регистра могут иметь ключевую развязку посредством логических элементов " И ".

В регистр информация поступает в виде параллельного кода по n проводам. Входы обозначены по разрядам кодовой комбинации . Одновременно на входы С всех триггеров подается логический сигнал " 1 " – " Запись ". Все триггеры срабатывают по переднему фронту импульса С, принимая состояние входов. Для считывания информации достаточно на входы 1 всех логических элементов " И " подать уровень логической " 1 ". Информация присутствует на выходах ; ; ; в виде параллельного кода на интервале длительности импульса "С читывание ".

Схема четырехразрядного последовательного (сдвигающего) регистра приведена на рис. 32.4, а. На рис. 32.4, б приведены временные диаграммы, поясняющие его работу.

Для построения регистра применяются D -триггеры. Схема имеет один вход – " x " и выходы каждого разряда – . Тактовые входы всех триггеров объединены по шине " СС " – сигнал сдвига. На вход первого разряда регистра поступает цифровой сигнал записываемого числа (кодовая комбинация). На вход каждого следующего разряда регистра поступает сигнал с выхода предыдущего разряда. Работой схемы управляет тактовая последовательность импульсов СС. Важно, чтобы период следования импульсов СС был равен длительности разряда кодовой комбинации.

Пусть перед записью все D -триггеры находятся в состоянии . Пусть также на вход х последовательно во времени, поступают разряды кодовой комбинации 1011 (диаграмма Х). С поступлением первого импульса СС по его фронту в первый D -триггер записывается первый разряд кодовой комбинации – " 1 ". Во все остальные D -триггеры регистра будет записан " 0 ". Эта информация будет храниться до прихода следующего импульса СС.

К моменту поступления второго импульса СС на вход первого D -триггера воздействует второй разряд кодовой комбинации. Он равен " 0 ". На вход второго D -триггера воздействует сигнал Q₁ = 1. На вход третьего и четвертого D- триггеров воздействует " 0 ". По фронту второго импульса СС эта информация и записывается в соответствующий триггер. Первый разряд кодовой комбинации сдвинулся во второй разряд регистра, а в первый разряд регистра записан второй разряд кодовой комбинации. Далее процессы повторяются.

Каждый импульс СС продвигает записываемую информацию по разрядам регистра от входа к выходу. Поэтому последовательный регистр часто называют регистром сдвига. Фронтом четвертого импульса СС все разряды кодовой комбинации расположатся в разрядах регистра, как показано на рис. 32.4. б. В общем случае для записи n разрядов кодовой комбинации потребуется п импульсов СС.

Поступивший на вход Х последовательный код может быть считан с выходов как параллельный, т. е. последовательный регистр позволяет преобразовать последовательный код в параллельный. Информация, записанная в последовательном регистре, может быть считана с выхода старшего разряда в виде последовательного кода. Для этого достаточно подать n импульсов СС.

Промышленность выпускает регистры в виде интегральных микросхем как параллельные, так и последовательные. Например,

К555 ИР15 – четырехразрядный параллельный регистр;

К555 ИР8 – восьмиразрядный последовательный регистр;

К555 ИР10 – восьмиразрядный сдвиговый регистр, осуществляет параллельно-последовательную запись информации.

 

3. ЦИФРОВЫЕ ЗАПОМИНАЮЩИЕ УСТРОЙСТВА

 

Цифровые запоминающие устройства предназначены для записи, хранения и считывания информации, представленной в виде цифрового кода. Основными характеристиками запоминающих устройств являются их информационная емкость, быстродействие и время хранения информации.

Большое разнообразие цифровых запоминающих устройств классифицируют по ряду признаков.

1. По функциональному назначению различают

– постоянные запоминающие устройства (ПЗУ), они представляют собой матрицы пассивных элементов памяти и схемы управления, предназначенные для воспроизведения неизменной информации, занесенной в матрицу при изготовлении;

– оперативные запоминающие устройства (ОЗУ), они обеспечивают запись, хранение и считывание информации в процессе ее обработки;

– программируемые постоянные запоминающие устройства (ППЗУ), они предоставляют возможность однократного электрического программирования после их изготовления;

– репрограммируемые постоянные запоминающие устройства (РПЗУ), допускают многократную электрическую запись информации, но число циклов записи и стирания ограничено (до 10⁴ циклов);

– репрограммируемые постоянные запоминающие устройства с ультрафиолетовым стиранием и электрической записью;

– ассоциативные запоминающие устройства;

– программируемые логические матрицы.

2. По способу хранения информации выделяют

– динамические запоминающие устройства, в которых для хранения

информации используют инерционные свойства реактивных элементов, как правило, конденсаторов;

– статические запоминающие устройства.

3. По технологии изготовления разделяют

– запоминающие устройства на основе биполярных структур;

– запоминающие устройства на основе полевых транзисторов с изолированным затвором;

– запоминающие устройства на основе приборов с зарядовой связью;

– магнитные запоминающие устройства.

4. По способу обращения к массиву памяти различают

– адресные запоминающие устройства;

– безадресные (ассоциативные) запоминающие устройства;

– запоминающие устройства с произвольным обращением (допускающие любой порядок следования адресов);

– запоминающие устройства с последовательным обращением.

В рамках лекции более подробно рассмотрим статическое асинхронное ОЗУ КР537РУ10. Структурная схема ОЗУ приведена на рис. 32.5. Схема включает накопитель на 2048 8 бит, формирователей адреса строк и столбцов, дешифратора адреса строк на семь входов и 128 выходов, дешифратора адреса столбцов на четыре входа и 16 выходов, разрядной схемы, выходных формирователей и блока управления.

 

Накопитель выполнен на КМОП – элементах памяти. Согласование ОЗУ по входу с уровнями схем на транзисторно – транзисторной логике (ТТЛ – схем) обеспечивают формирователи адреса строк и столбцов. Усиление выходных сигналов до уровней необходимых для ТТЛ – схем осуществляется выходными формирователями. Запись информации в накопитель и ее считывание выполняется разрядной схемой.

Условное обозначение микросхемы приведено на рис. 32.6, а, а в таблице рис. 32.6, б – назначение ее выводов.

Микросхема КР537РУ10 позволяет выполнять запись, хранение и считывание цифровой информации. Выбор необходимого режима работы осуществляет блок управления в соответствии с таблицей истинности, приведенной на рис. 32.7.

 

 

КОНТРОЛЬНЫЕ ВОПРОСЫ И ЗАДАЧИ

 

32.1. Приведите определение и примеры последовательностных устройств.

32.2. Как разделяются счетчики по назначению и по способу синхронизации?

32.3. Предположим, что при монтаже счетчика по схеме рис. 32.1, а допущена ошибка: Т – вход четвертого разряда счетчика подключен к инверсному выходу третьего разряда. Как изменится при этом таблица истинности и последовательность счета на выходах Q₁, Q₂, Q₃, Q₄ в десятичной системе счисления?

32.4. Как следует изменить схему рис. 32.1, а, чтобы получить делитель на 6?

32.5. Какую функцию выполняет схема, приведенная на рис. 32.8?

32.6. Можно ли последовательные регистры использовать для сжатия в n раз считываемой информации? Если можно, то как?

32.7. Как делятся запоминающие устройства по функциональному назначению?

32.8. Используя таблицу истинности рис. 32.7, определите уровни управляющих сигналов , , для считывания информации в прямом коде.

 

 

ЛЕКЦИЯ 33. ЦИФРО-АНАЛОГОВЫЕ И АНАЛОГО-

ЦИФРОВЫЕ ПРЕОБРАЗОВАТЕЛИ

 

Электронные средства обработки информации являются универсальными и применяются в любой отрасли народного хозяйства. Это происходит потому, что любая физическая величина преобразуется датчиками в электрический сигнал, один из параметров которого отражает полезную информацию. Как правило, это аналоговые сигналы. Чтобы для обработки таких сигналов применить средства цифровой электроники (ЭВМ, цифровые измерительные приборы, цифровые системы связи и т. п.), их необходимо преобразовать в цифровую форму.

Чаще всего преобразованию в цифровую форму подвергаются информативные параметры электрических сигналов – напряжение, ток, частота, начальная фаза. Устройство, осуществляющее такое преобразование, называют аналого-цифровым преобразователем (АЦП). На выходе АЦП формируется двоичный код, кодовые комбинации которого затем обрабатывается арифметически цифровым сигнальным процессором.

После обработки содержащаяся в сигнале информация может быть преобразована обратно в аналоговую форму с использованием цифро-аналогового преобразователя (ЦАП). Рассмотрим основные способы построения схем таких преобразователей.

 

 

1. ЦИФРО-АНАЛОГОВЫЕ ПРЕОБРАЗОВАТЕЛИ

 

Суть цифро-аналогового преобразования заключается в использовании веса разрядов кодовой комбинации х₄х₃х₂х₁. Вес i-го разряда кода 8 – 4 – 2 – 1 вдвое больше, чем вес (i – 1)- го разряда. Если младшему разряду поставить в соответствие напряжение U_кв (напряжение кванта), то преобразование кодовой комбинации в напряжение можно выполнить по правилу:

U_вых = U_кв·(х₄·8 + х₃·4 + х₂·2 + х₁·1).

Например, кодовой комбинации 0011 соответствует U_вых = 3·U_кв, а кодовой комбинации 1100 U_вых = 12·U_кв.

Большинство используемых структур ЦАП (отличных от простого одноразрядного ЦАП, основанного на одном коммутаторе с использованием опорного напряжения) являются двоичными взвешивающими или многозвенными схемами лестничного типа. Одна из простейших структур, делитель Кельвина, приведена на рис. 33.1.

Схема представляет трехразрядный преобразователь код – напряжение. Она содержит источник опорного напряжения U_оп, 2ⁿ последовательно соединенных равных по сопротивлению резисторов, 2ⁿ электронных ключей и дешифратор n×2ⁿ. Входной сигнал представляет собой трехразрядную кодовую комбинацию х₁х₂х₃. Этот сигнал поступает на вход дешифратора. На выходе дешифратора, соответствующем входной кодовой комбинации, формируется сигнал, замыкающий одноименный с выходом дешифратора электронный ключ. Выходной сигнал представляет определенный уровень напряжения, который снимается с выхода делителя Кельвина. Современные ЦАП, использующие эту архитектуру, называются строковыми.

Схема проста, имеет выход с изменяющимся значением напряжения, обеспечивает линейность преобразования, если все резисторы равны по значению и может быть преднамеренно сделана нелинейной. Ее главным недостатком является большое количество резисторов и ключей (звеньев), требуемых для обеспечения высокой разрешающей способности. Этот недостаток не позволяет использовать схему в качестве самостоятельного ЦАП, но она применяется как составная часть более сложных структур ЦАП.

Существует аналогичный ЦАП с токовым выходом, который также состоит из 2ⁿ звеньев - резисторов, или источников тока и ключей, но подключенных теперь параллельно между входом опорного напряжения и виртуальным заземленным выходом (рис. 33.2).

В данном ЦАП, как только какой-либо резистор подключается к цепи, любые дальнейшие увеличения цифрового кода уже не могут его отключить. Таким образом, структура является изначально монотонной, независимо от погрешностей резисторов и, подобно предыдущему случаю, может быть сделана преднамеренно нелинейной там, где эта нелинейность требуется. Рассмотренные схемы получили название полно-декодирующих ЦАП.

Очевидным недостатком этого типа схем является большое количество звеньев, требуемых для создания 14-, 12-, 10- или даже 8 -разрядного ЦАП. Существенного упрощения можно добиться применением сегментации.

При сегментации n – разрядная кодовая комбинация разбивается на к частей (сегментов) по m = n / к разрядов каждая. Каждый из сегментов преобразуется в аналоговую величину одной из приведенных схем, причем, каждая схема содержит 2^m звеньев. Для реализации общей схемы ЦАП потребуется М = к·2^m звеньев, что существенно меньше N = 2ⁿ.

Для примера рассмотрим вариант схемы 12- разрядного ЦАП, приведенной на рис. 33.3. В схеме этого ЦАП используется 12 – ти разрядный регистр для хранения входной кодовой комбинации на интервале преобразования и три сегмента, каждый из которых имеет структуру, аналогичную рис. 33.1. В состав схем сегментов включены дешифраторы 4 × 15 и пятнадцать звеньев (резистор – ЭК). На вход дешифратора первого сегмента поступают четыре младших разряда 12 – ти разрядной входной кодовой комбинации. Младшему разряду первого сегмента ставится в соответствие напряжение U_кв., старшему – 8·U_кв.. В зависимости от состояния разрядов напряжение на выходе первого сегмента может изменяться от 0 до 15·U_кв..

Структура и принцип работы второго и третьего сегментов аналогичны первому сегменту. Отличие заключается в том, что на вход дешифратора второго сегмента поступают 5, 6, 7 и 8 разряды входной кодовой комбинации, а на вход дешифратора третьего сегмента старшие разряды - с 9 - го по 12 – й. Кроме того, младшему разряду второго сегмента ставится в соответствие вес 16·U_кв., и напряжение на его выходе может изменяться от 16 до 240U_кв.. Младшему разряду третьего сегмента присваивается вес 256·U_кв., и напряжение на его выходе может изменяться от 256 до 3840·U_кв..

В нагрузке ЦАП выходные напряжения сегментов складываются. Это позволяет реализовать 2¹² = 4096 уровней выходного сигнала. Например, если принять значение кванта напряжения U_кв = 0,1 mB, то при поступлении на вход схемы рис. 33.3 кодовой комбинации

F = 001101010101

на выходе ЦАП формируется сигнал U_вых = 85,3 mB, а при поступлении кодовойкомбинации

F = 001101010110

получим U_вых = 85,4 mB.

Для реализации рассмотренной схемы ЦАП необходимо 45 электронных ключей и 45 триггеров регистра. Работа схемы обеспечивается последовательностью тактовых импульсов, управляющих вводом кодовой комбинации, декодированием соответствующих сегментов этой комбинации и передачей результатов декодирования в виде управляющих сигналов на входы ЭК.

 

2. АНАЛОГО-ЦИФРОВЫЕ ПРЕОБРАЗОВАТЕЛИ

 

Преобразование аналоговой величины в код может выполняться методом последовательного счета, методом поразрядного уравновешивания или методом одновременного считывания. Согласно методу последовательного счета, аналоговая величина А сравнивается с известным числом , причем, n увеличивается от 0 до N_K через равные интервалы времени. Величину А_К называют квантом. При некотором значении наступает равенство (строгое или приближенное) . Так как обычно А_К равно единице измерения, то – число, выражаемое двоичным или двоично-десятичным кодом.

При методе поразрядного уравновешивания n – разрядная кодовая комбинация сравнивается с аналоговой величиной А n раз. При каждом сравнении проводится коррекция разрядов кодовой комбинации от старшего разряда к младшему.

Суть метода одновременного считывания состоит в том, что с аналоговой величиной А сравниваются N = 2ⁿ известных величин, выраженных кодовыми комбинациями. Кодовая комбинация, значение которой наиболее близко к значению величины А, проходит на выход АЦП.

Рассмотрим каждый из методов более подробно.

2.1. АЦП последовательного счета.

Структурная схема АЦП приведена на рис. 33.4, а. В состав схемы входят задающий генератор ЗГ, реверсивный счетчик импульсов СТ, ЦАП, аналоговый компаратор К и вентиль D. Работа схемы иллюстрируется графиками рис. 33. 4, б.

Задающий генератор вырабатывает импульсы счета U_c с частотой дискретизации преобразуемой величины. Эти импульсы поступают на счетный вход реверсивного счетчика. Счетчик имеет вход разрешения счета , вход направления счета и один счетный вход С. Для организации счета в прямом направлении на вход необходимо подать низкий уровень напряжения, для счета в обратном направлении – высокий. Число импульсов, поступивших на вход С, отображается состоянием выходов Q1 – Q4. Такой счетчик может быть реализован ИС К555ИЕ13.

Допустим, что на инвертирующий вход компаратора поступает входной аналоговый сигнал – положительное напряжение U_вх (пунктирная линия графика на рис. 33.4, б). Рассмотрим работу схемы с момента времени t = 0, когда на схему подано напряжение питания.

В момент времени t = 0 реверсивный счетчик находится в нулевом состоянии, т. е. Q₁ = Q₂ = Q₃ = Q₄ = 0. Напряжение на выходе ЦАП также равно нулю: U_ЦАП = 0. Следовательно, U_ЦАП – U_вх < 0, и на выходе компаратора формируется отрицательное напряжение. Это напряжение запирает диод D и падает на его большом сопротивлении. На вход воздействует низкий уровень напряжения. Начинается счет импульсов задающего генератора U_с на сложение. С каждым импульсом U_с код счетчика и соответствующее ему напряжение U_ЦАП увеличиваются.

Увеличение U_ЦАП продолжается до момента времени t₁, после которого оностановится больше U_вх. Компаратор переключается в состояние положительного напряжения, которое через диод D передается на вход и переводит счетчик в режим работы на вычитание. Очередной импульс задающего генератора уменьшает код счетчика, уменьшается U_ЦАП, и компаратор вновь переключается в первоначальное состояние. Далее процессы повторяются, при этом напряжение на выходе компаратора колеблется около значения U_вх. Выходной сигнал ЦАП снимается с выходов Q1 – Q4 и отображает U_вх в цифровой форме.

2.1. АЦП поразрядного уравновешивания

Метод поразрядного уравновешивания или последовательного приближения целесообразно применять в тех случаях, когда на интервале между двумя соседними отсчетами приращение аналогового напряжения ∆U значительно больше U_кв, а также, когда необходимо выполнять АЦП со строгой периодичностью за время, не зависящее от конкретных значений сигнала. Вариант упрощенной структурной схемы АЦП поразрядного уравновешивания приведен на рис. 33.5. Графики напряжений, поясняющие работу схемы, приведены на рис. 33.6.

Схема включает регистр поразрядного кодирования RG, ЦАП, компаратор, формирователь адреса и узел синхронизации. В его состав входят вспомогательные логические элементы: “ И ”, “ ИЛИ ” и “ ИЛИ – НЕ ”.

В качестве регистра поразрядного кодирования может быть применен восьмиразрядный регистр хранения с адресацией - К555ИР30. Регистр имеет три адресных входа: А0, А1, А2, информационный вход D, вход установки в нуль , вход разрешения и восемь информационных выходов Q0 – Q7. Выходы регистра являются и выходами АЦП.

Узел синхронизации содержит задающий генератор и формирователь импульсов управления. Задающий генератор вырабатывает прямоугольные импульсы U_зг с тактовой частотой f_Т (рис. 33.6), определяющей быстродействие АЦП. Формирователь импульсов управления преобразует импульсы генератора в импульсы , обеспечивающие обнуление разрядов регистра, в импульсы управления формирователем адреса U_адр., а также в импульсы и D.

Преобразование аналогового напряжения в цифровую форму осуществляется циклами. Каждый цикл состоит из n тактов, причем, n – число разрядов АЦП (например, в схеме рис.33.5 n = 8). Начало цикла определяется временным положением импульса . Этим импульсом все разряды регистра приводятся в нулевое состояние.

Начало первого такта определяется началом первого импульса U_адр.., который поступает на вход формирователя адреса через логический элемент ИЛИ – НЕ на вход разрешения , а через элемент ИЛИ – на вход D регистра. В результате воздействия этого импульса на указанные входы устанавливается адрес старшего (восьмого) разряда регистра, и в этот разряд записывается единица.

На выходе регистра последовательного приближения формируется начальная кодовая комбинация 10000000. Эта комбинация воздействует на вход ЦАП, отклик которого представляет напряжение U_ЦАП., соответствующее середине допустимого диапазона изменений входных аналоговых сигналов.

Напряжение U_ЦАП. поступает на инвертирующий вход компаратора. На прямой вход компаратора поступает аналоговый сигнал U_вх. Если U_вх > U_ЦАП., на выходе компаратора устанавливается положительное напряжение, которое через диод D передается на вход элемента И. Импульсом элемент И открывается, и уровень логической единицы через ячейку ИЛИ передается на вход D регистра. Одновременно на входе разрешения элементом ИЛИ – НЕ формируется разрешающий низкий уровень. Единица фиксируется в старшем разряде, и первый такт цикла завершается. На этом этапе определяется значение старшего разряда кодовой комбинации.

Второй такт начинается вторым импульсом U_адр... В результате воздействия этого импульса устанавливается адрес седьмого разряда регистра, и в этот разряд записывается единица. На выходе регистра формируется кодовая комбинация 11000000. Далее процессы проходят так же, как и в первом такте. Отличия могут заключаться только в результатах сравнения напряжения U_ЦАП, соответствующего новой кодовой комбинации, с U_вх.

Допустим, что на втором этапе U_ЦАП > U_вх. На выходе компаратора устанавливается отрицательное напряжение. Это напряжение ограничивается диодом D, и на входе элемента И формируется 0. На интервале очередного импульса логический 0 фиксируется в седьмом разряде регистра.

Физические процессы, протекающие на последующих тактах, аналогичны рассмотренным. На восьмом такте определяется значение младшего разряда, и кодовая комбинация с точностью U_кв. соответствует U_вх. Вывод данных может быть организован как в параллельном, так и в последовательном коде.

2.3. АЦП одновременного считывания

АЦП одновременного считывания отличаются высоким быстродействием, но это качество окупается существенным усложнением схемного решения. Схема n- разрядного АЦП состоит из 2ⁿ резисторов и 2^n-1 компараторов, размещенных, как это показано на рис. 33.7. На прямой вход каждого i го компаратора подается опорное напряжение U_{оп i}, причем, его значение отличается от опорного напряжения соседних компараторов на величину одного кванта U_кв. При фиксированном входном напряжении все компараторы, размещенные на схеме ниже некоторой точки, имеют входное напряжение выше опорного. На их логическом выходе формируется " 1 ". У компараторов, расположенных выше этой точки, входное напряжение меньше опорного, и их логический выход устанавливается в " 0 ". Поэтому 2^n–1 выходов компаратора ведут себя аналогично ртутному термометру, и выходной код такого АЦП иногда называют кодом термометра. В реальных схемах код термометра преобразуется шифратором в n -разрядный двоичный код.

 

Входной сигнал подается на все компараторы сразу. Следовательно, задержка выходного сигнала по отношению к входному определяется только переходными процессами в одном компараторе и в n -разрядном кодере. Весь процесс преобразования осуществляется очень быстро. Максимальная частота дискретизации рассматриваемых АЦП может достигать 1 ГГц при ширине полосы пропускания по уровню полной мощности более 300 МГц.

Недостатки АЦП. Высокое быстродействие накладывает особые требования к режиму работы элементов схемы. Каждый компаратор должен иметь довольно высокий уровень потребления энергии. Кроме того, добавление одного разряда к общей разрешающей способности параллельного преобразователя требует удвоения количества компараторов и резисторов. Это ограничивает практическую разрешающую способность высокоскоростных параллельных преобразователей до 8 разрядов, так как при более высоких разрешающих способностях слишком велико выделение тепла. Следовательно, к недостаткам АЦП одновременного считывания относятся ограниченная разрешающая способность, высокий уровень рассеивания энергии вследствие большого количества высокоскоростных компараторов и относительно большие размеры кристалла (а потому – высокая стоимость).

 

КОНТРОЛЬНЫЕ ВОПРОСЫ И ЗАДАЧИ

 

33.1. Какие функциональные узлы обязательны для делителя Кельвина?

33.2. Чем ЦАП с токовым выходом отличается от преобразователя Кельвина?

33.3. Четырехразрядный делитель Кельвина имеет U_оп = 1 В. Определите U_кв и U_вых делителя при поступлении на его вход кодовой комбинации 1010.

33.4. Четырехразрядный ЦАП с токовым выходом имеет U_оп = 1 В, R = 1000 Ом. Чему равен ток на выходе схемы, если на ее вход поступает кодовая комбинация 1010?

33.5. Определите число сегментов m, при котором в n разрядном ЦАП число звеньев делителя Кельвина (резистор – ЭК, плюс триггер) минимально. Найдите общую зависимость числа звеньев М от числа сегментов m.

33.6. В чем состоит суть АЦП методом последовательного счета?

33.7. Анализируя графики рис. 33.4, б, сформулируйте причину отклонения U_ЦАП. от U_вх.

33.8. Полагая максимальную скорость приращения входного сигнала равной ∆U_вх[В/С], сформулируйте требования к частоте дискретизации f_д., при которой разность U_ЦАП – U_вх < U_кв..

33.9. В чем состоит суть АЦП методом поразрядного уравновешивания?

33.10. Приведите достоинства и недостатки АЦП одновременного считывания. Целесообразно ли применение к схеме рис. 33.7 секционирования?