Иерархия запоминающих устройств

Лабораторная работа № 6. Схемы памяти

Цели работы

1. Исследовать работу RS-триггера, синхронного RS-триггера, синхронного D-триггера, 4-разрядного регистра.

2. Исследовать работу схемы памяти 4х3.

 

Теоретическая часть

Память

Иерархия запоминающих устройств

Для современных типов запоминающих устройств характерна следующая закономерность: чем больше емкость, тем ниже стоимость хранения бита, но больше время доступа.

При создании системы памяти ВМ приходится находить компромисс между параметрами стоимости, емкости и быстродействия. Общепринятое решение – построение памяти по иерархическому типу.

 

 

Рис. 1. Иерархия запоминающих устройств

 

Триггеры

Триггер – это устройство памяти, способное хранить один бит информации. Триггер можно построить из двух вентилей ИЛИ-НЕ или двух вентилей И-НЕ.

Хранение информации обеспечивается двумя перекрестными обратными связями (соединением выхода со входом). В отличие от комбинационных схем выходные сигналы триггера определяются не только текущими входными сигналами, но и предыдущим состоянием.

На рис. 2 изображен RS- триггер.

 

Рис. 2. RS-триггер: а – таблица истинности вентиля ИЛИ-НЕ;

б, в – схемы триггера для состояния хранения; г – обозначение на схемах

 

Схема имеет два входа: S (set – установка) и R (reset – сброс). Также имеется два выхода: Q и Q

 

Следовательно, при R=S=0 триггер имеет два стабильных состояния, в которых триггер сохраняет значение, которое присутствовало на выходе Q.

А сейчас давайте рассмотрим, каким образом в триггер записывается информация. Предположим, что S принимает значение 1, в то время как R=0 и Q=0. Тогда входные сигналы верхнего вентиля будут 1 и 0, что приведет к выходному сигналу Q =0. Это изменение делает оба входа в нижний вентиль равными 0, и, следовательно, выходной сигнал – равным 1. Таким образом, установка S на значение 1 переключает состояние с 0 на 1. Такой переход называется «Установка единицы». Установка R на значение 1 при S=0, когда триггер находится в состоянии 0, не вызывает изменений (проверьте).

Аналогично рассуждая, можно понять, что установка S на значение 1 при состоянии триггера 1 (т. е. при Q=l) не вызывает изменений, но установка R=1 при S=0 приводит к записи в триггер нуля («Сброс в ноль»).

Таким образом, при S=1, R=0 в триггер записывается единица, а при S=0, R=1 записывается ноль, независимо от того, в каком состоянии находился триггер.

Если S=R=1, то Q= Q =0. При одновременном возврате входных сигналов к нулю (в состояние хранения) невозможно определить, что будет записано в триггере. Если сигнал S вернется к нулю чуть раньше, то в триггере запишется 0 (так как R ещё равен 1 некоторое время) и наоборот. Из-за неопределенности состояния триггера входы S=R=1 считаются запрещенными.

Чтобы понять, как работает триггер, нужно посмотреть на его работу при различных значениях входных и выходных сигналов. Не поленитесь, перерисуйте несколько раз схему триггера, отмечая входы и выходы, как показано на рис. 2б, в.

Приведем таблицу входов и выходов RS-триггера.

 

Синхронные RS-триггеры. Рассмотренный RS-триггер может записывать и запоминать информацию. Однако он обладает существенным недостатком – у него отсутствуют средства синхронизации, т. е. если сигналы на входы R и S будут приходить неодновременно, триггер станет работать неправильно. Поэтому в схему добавляют сигнал синхронизации и такой триггер называется синхронным RS- триггером.

Рис. 3. Синхронный RS-триггер:

а – схема из вентилей, б – обозначение на схемах

 

Эта схема имеет дополнительный синхронизирующий (он ещё называется тактовым) вход С (от англ. clock – тактовый генератор). Два вентиля И используются в качестве ключей. Если тактовый вход равен 0, то оба выхода вентилей И равны 0 независимо от S и R, и триггер находится в состоянии хранения. При входе С=1 вентили И пропускают сигналы S и R и состояние триггера определяется этими входами подобно обычному RS-триггеру.

Таблица входов и выходов синхронного RS-триггера выглядит следующим образом.

Синхронный D-триггер. Чтобы запрещенного состояния RS-триггера не возникало, нужно предотвратить появление S=R=1. На рис. 3.21 изображена схема триггера только с одним входом D. По сравнению с синхронным RS-триггером в эту схему добавлен только инвертор, роль которого не допустить запрещенное состояние.

Рис. 4. Синхронный D-триггер:

а – схема из вентилей, б – обозначение на схемах

 

Так как входной сигнал в нижний вентиль И всегда является инверсным к входному сигналу в верхний вентиль И, ситуация, когда оба входа равны 1, никогда не возникает.

Особенностью D-триггера является то, что в него записывается значение входа D (конечно, при C=1). Хранение, как и в синхронном RS-триггере, происходит при С=0.

Регистр – совокупность связанных триггеров, которые действуют как единое устройство. Единство действия обеспечивается подключением синхронизирующих входов всех триггеров к одному тактовому сигналу.

Рис. 5. Четырехразрядный регистр

 

Ещё одно определение: регистр – многоразрядная ячейка памяти.

 

Организация памяти

С помощью регистров строится микропроцессорная память – малая по объему и самая быстродействующая (см. рис. 1). Для построения памяти большого объема (например, кэш-памяти или оперативной памяти) используются две основные структуры – с одним дешифратором и с двумя дешифраторами. В качестве запоминающих элементов могут применяться триггеры (кэш-память) или специальные полупроводниковые конденсаторы (оперативная память).

Схема памяти с одним дешифратором. Рассмотрим подробно структуру и принцип действия памяти с одним дешифратором. Пусть в качестве запоминающих элементов выступают D-триггеры.

Чтение и запись производятся одновременно для совокупности бит, называемой словом (word, см. параграф «Ячейки памяти»). Слово в данной схеме образуют три триггера, расположенных горизонтально в ряд. Всего имеется четыре таких ряда, следовательно, схема памяти содержит 4 слова по три бита (обозначается 4х3).

Выбор нужного слова осуществляется при помощи адресных входов и дешифратора. Почему адресных входов два? Потому что два адресных входа позволяют обращаться (адресовать) к четырем ячейкам памяти.

Чтобы это понять, достаточно построить следующий ряд.

На одной адресной линии может быть два сигнала – 0 или 1. Следовательно, она позволяет различать две ячейки памяти с адресами 0 и 1. Две адресные линии позволяют выдать четыре различных сигнала – 00,

01, 10 и 11, поэтому с их помощью можно выбирать одну из четырех ячеек с адресами 0, 1, 2, 3.

Три адресные линии выдают уже восемь сигналов и могут адресовать 8 ячеек памяти.

Таким образом, наблюдается закономерность: