Підсистема центрального процесорного елемента MC68000

 

Вхідний контроль:

1 Яку розрядність мають ШД та ША МП МС 68000?

2 Які системні сигнали BIC МП68000 Вам відомі?

3 Чи є згадані в п. 2 сигнали односпрямовані або двоспрямовані й чому?

4 За яким алгоритмом працює пріоритетний шифратор?

5 На якій частоті працює МП МС 68000?

 

До підсистеми центрального процесорного елемента (ЦПЕ) МПС входять пристрої (ВІС), які забезпечують його роботу, власне мікропроцесор MC 68000 і пристрої, до яких належать:

– генератор тактових імпульсів, який формує послідовність імпульсів тактової частоти для всієї МПС;

– формувач сигналів керування МПС, який формує всі сигнали, необхідні для вибору вузлів МПС, керування вибором розрядності операндів, контролю за формуванням адреси пристроїв, перериваннями тощо;

– буфер шини даних – пристрій, який забезпечує необхідний рівень навантажувальної здатності виходів шини даних ВІС MC 68000. Він являє собою двоспрямований приймач-передавач, який підключається до виходів центрального процесора (ЦП).

Умовне графічне позначення ВІС МС 68000 наведено на рис. 11.6. На цьому рисунку також подано рекомендоване фірмою підмикання виводів ВІС до джерела живлення. Призначення виводів відповідає рис. 11.4.

Формування сигналів синхронізації та скидання (RST) виконується за допомогою схеми генератора тактових імпульсів, поданої на рис. 11.7. В схемі використовується мікросхема МС 88916 фірми Motorola. Задля стабілізації частоти використовується кварцовий резонатор Z 1. Підключення виводів генератора до ЦП проводиться відповідно до назв виводів; з’єднуються лінії, що мають однакові назви. Сигнал тактової частоти подається на ЦП й інші пристрої схеми.

 

 

 

Рисунок 11.6 – Умовне графічне позначення і принципова схема

підключення ВІС МС 68000

 

 

 

 

Рисунок 11.7 – Схема генератора тактових імпульсів

 

Виходи шини даних ВІС MC 68000 не мають вбудованих підсилювачів потужності вихідних сигналів, тому задля використовування у МПС ця шина потребує використовування спеціальних схем – буферів. В якості таких схем рекомендовано застосовувати приймачі-передавачі 74 F 245, які є 8-розрядними буферними схемами. Кількість мікросхем визначається розрядністю шини даних ВІС MC 68000 – 16, тому в МПС слід використовувати дві мікросхеми 74 F 245, одна з котрих обслуговує молодший байт шини, а друга – старший. Обробка довгих слів здійснюється за два такти, тому молодша і старша частини будуть обслуговуватися окремо. Для керування роботою схеми слід дешифрувати сигнали UDS, LDS, а також сигнали формування типу циклу. Сигнали керування буфером шини даних на схемі позначено PDEN0, PDEN1. Принципову схему буфера шини даних наведено на рис. 11.8.

Сигнали керування МПС формуються при дешифруванні сигналів ЦП та сигналів адреси. Отже, ця схема являє собою низку різних дешифраторів, підключених до відповідних кіл схеми. Задля уніфікації схеми та зручності використовування рекомендовано застосовувати програмовану логічну інтегральну схему FPGA, запрограмовану відповідно до алгоритмів роботи всіх необхідних дешифраторів та інших схем, потрібних для керування МПС. Умовне графічне позначення програмованої логічної інтегральної схеми FPGA подано на рис. 11.9. На цьому рисунку подано також вхідні й вихідні сигнали на виводах схеми FPGA.

Приміром, сигнали BYTE0 (1,3) формуються при дешифруванні сигналів UDS, LDS, відповідно до табл. 11.5. Обробка довгих слів здійснюється за два такти, під час виконування котрих зберігається значення коду. Значення сигналу BYTE0 зберігається при обробці байтів, слів та довгих слів, а BYTE 1 – при обробці слів та довгих слів, що дозволяє спрощувати організацію багатошарової пам’яті.

 

 

Рисунок 11.8 – Принципова схема буфера шини даних

 

Таблиця 11.5 – Визначення довжини операнда

LDS	UDS	Обробка
		слова
		байта

 

Сигнали BACK 1 (2, 3, 4, 5) використовуються для керування пристроями, які входять до складу МПС, формуючи сигнали, котрі переводять певний пристрій до активного стану. Задля формування цих сигналів використовуються сигнали адреси і виконуваного циклу. Визначено, що сигнал BACK 1 відповідає переведенню до активного стану ПЗП, BACK 2 – ОЗП, BACK 3 – асинхронний послідовний приймач-передавач, BACK 4 – паралельний периферійний інтерфейс, BACK 5 – таймер.

Умовне графічне позначення схеми FPGA, сигнали і виводи, на яких вони формуються, а також адреси підключення показано на рис. 11.9.

 

 

 

Рисунок 11.9 – Умовне графічне позначення ВІС FPGA

 

Контрольні питання:

1 З якою метою до підсистеми ЦП МС 68000 включено буфер шини даних?

2 Чим відрізнюються сигнали на входах і виходах буфера шини даних?

3 Чим зумовлюється стабільність частоти тактового генератора МС 88916?

 

Контрольні питання підвищеної складності:

1 Для чого використовуються сигнали BACK 5… BACK 1?

2 Для чого на схему FPGA надходять сигнали адреси A 17… A 13?

3 В чому полягає призначення сигналу BERR, який формується схемою FPGA?

4 Для формування яких сигналів використовуються сигнали UDS, LDS?

5 Чи використовуються сигнали FC 2... FC 0 для реалізації переривань?