Опис контрольно-вимірювальних приладів

Лабораторна робота 3

Дослідження транзисторно-транзисторних логічних (ТТЛ) схем

Бригада 3

ВиконалА: студенткА 3-го курсу

ФАКС, групи ВВ-91

стародуб М.В.

 

Київ 2011

В лабораторній роботі виконуються такі досліди:

· Дослідження схеми логічного елементу «І-НІ» на ТТЛ;

· Дослідження схеми логічного елементу «2І-АБО-НІ» на ТТЛ.

Мета роботи:

Ознайомлення з принципами побудови транзисторно-транзисторних логічних схем та їх експериментальне дослідження в пакеті Electronics Workbench v5.12.

План виконання лабораторної роботи

1 Вивчити розділ «3.1 Теоретичні відомості».

2 Відповісти на контрольні питання розділу «3.4 Контрольні питання».

3 Ознайомитись з віртуальними приладами, які використовуються в лабораторній роботі (розділ «3.2 Опис контрольно-вимірювальних приладів»).

4 Виконати лабораторну роботу згідно розділу «3.3 Завдання лабораторної роботи».

5 Оформити звіт по лабораторній роботі.

Теоретичні відомості

Транзисторно-транзисторні логічні (ТТЛ) схеми з'явилися як результат розвитку схем діодно-транзисторної логіки (ДТЛ) завдяки заміні матриці діодів багатоеміттерним транзистором (БЕТ), що являє собою інтегральний елемент, який поєднує властивості діодних логічних схем і транзисторного підсилювача.

Основна відмінність БЕТ від звичайних полягає в тім, що він має декілька емітерів, розташованих таким чином, що пряма взаємодія між ними через ділянку бази, що їх з'єднує, практично виключається.

У такий спосіб БЕТ являє собою сукупність декількох транзисторних структур, що мають загальний колектор і безпосередньо взаємодіючих один з одним тільки за рахунок руху основних носіїв.

Розглянемо роботу ТТЛ елемента на прикладі схеми рисунок 3.1.

а) б)

Рис. 3.1 – Приклад логічного елементу «І-НІ» на ТТЛ

Якщо на обидва входи логічного елемента (емітери транзистора VT1) подані рівні , що відповідають високому позитивному рівню потенціалу, то всі транзисторні структури, що утворюють БЕТ, працюють в активному інверсному режимі.

Активний інверсний режим визначається тим, що база транзистора з'єднана через резистор із джерелом живлення (як правило = 5В), а колектор транзистора підключений до бази транзистора , потенціал якого не перевищує десятих часток вольта, колекторний перехід виявляється зміщеним у прямому напрямку.

Падіння напруги транзистора при цьому невелике (десяті частки вольта). Напруга відкритого в цей час транзистора також складає десяті частки вольта. Тому потенціал бази транзистора щодо точки нульового потенціалу складає приблизно +1 В.

Оскільки до емітерів транзистора прикладена напруга, близька до , обидва емітерних переходи дійсно виявляються зміщеними у зворотному напрямку. Режим, при якому перехід база-емітер транзистора зміщений у зворотному напрямку, а перехід база-колектор – у прямому, називається активним інверсним режимом.

Струм колектора транзистора є струмом бази транзистора і забезпечує режим насичення останнього. У результаті на виході елемента виникає низький рівень потенціалу , що відповідає логічному нулю (порядку 0,3 В).

Вхідні струми мають напрямок, показаний на рисунку 3.1 а).

Якщо на один із входів елемента поданий високий рівень потенціалу , що відповідає логічній одиниці, а на інший вхід - низький рівень , що відповідає логічному нулю, то емітерний перехід, на який подано низький рівень, виявляється зміщеним у прямому напрямку (рисунок 3.1 б)).

У результаті виникає струм колектора транзистора , що є зворотнім струмом переходу база-колектор транзистора . Транзистор працює в режимі відсічки, і на виході елемента виникає високий рівень потенціалу близький до напруги живлення і відповідає логічній одиниці.

Інший емітерний перехід, на який подано високий рівень потенціалу, все ще зміщений у зворотному напрямку. Оскільки в активному інверсному режимі коефіцієнт передачі за струмом транзистора малий (порядку 0,1), то цей перехід практично не впливає на величину струму колектора транзистора .

Очевидно, що на виході елемента високий рівень потенціалу буде й у тому випадку, якщо змінити потенціали на входах елемента в порівнянні з попереднім випадком, або подати на обидва входи низький рівень потенціалу. Отже, даний логічний елемент реалізує функцію «І-НІ».

Елемент, зображений на рисунку 3.1, що ілюструє роботу ТТЛ елементів, має малу навантажувальну здатність, оскільки інвертор на транзисторі має великий вихідний опір.

На рисунку 3.5 зображена схема інвертора, що має третій вихідний стан , коли вихід розмикається.

Рис. 3.5 – Схема інвертора з третім станом

У стандартну схему інвертора ТТЛ тут доданий інвертор і діод .

Якщо на вхід керування подати напругу високого рівня, вихідна напруга інвертора стане низькою; катод діода буде в цей момент заземлений. Через це на колекторі транзистора буде майже нульовий потенціал, транзистор проводити струм не зможе. Транзистори та при такому розподілі потенціалів перебувають у режимі відсічки.

У такий спосіб вихід ніби "висить" у повітрі. Мікросхема переходить у стан з дуже великим (порядку сотень кілоом) вихідним опором.

Якщо на вхід подати напругу низького рівня, то інвертор із входом та виходом працює як звичайний буферний елемент.

Таким чином маємо схему ТТЛ елемента з керуванням по виходу (рисунок 3.5).

Опис контрольно-вимірювальних приладів

3.2.1 Генератор цифрових сигналів (розділ Instruments>Word Generator)

Генератор цифрових сигналів призначений для формування різних комбінацій цифрових сигналів (логічних «1» та «0») з різною частотою. Генерація може бути організована циклічно, пошагово або з перериванням. Реалізована функція сигналу «готовність даних».

Графічне позначення та лицева панель генератора цифрових сигналів зображені на рисунку 3.8.

Рис. 3.8 – Графічне позначення та лицева панель генератора цифрових сигналів

3.2.2 Цифровий логічний аналізатор (розділ Instruments>Logic Analyzer)

Цифровий логічний аналізатор призначений для перегляду осцилограм цифрових сигналів.

В цифровому логічному аналізаторі реалізовані такі функції, як: можливість використання внутрішнього та зовнішнього сигналів синхронізації, регулювання частоти розгортки.

Графічне позначення та лицева панель цифрового логічного аналізатора зображені на рисунку 3.9.

Рис. 3.9 – Графічне позначення та лицева панель цифрового графічного аналізатора