Изготовление толстопленочных гибридных ИМС

Изготовление толстопленочных ГИМС основано на нанесении различных по составу паст через сетчатый трафарет с последующим вжиганием пасты в подложку.

Паста представляет собой композицию тончайшего порошка стекла (фритты), порошка резистивного, проводящего или диэлектрического материала с органическими растворителями, придающими пасте необходимую вязкость.

Нанесение пасты проводится на установке трафаретной печати через трафарет, представляющий собой алюминиевую рамку с натянутой сеткой из нейлона или нержавеющей стали (рис. 6.43). На сетке методом фотолитографии создается рисунок элементов микросхемы. Продавливание пасты сквозь отверстия сетки осуществляется с помощью специальной лопаточки — ракеля.

После нанесения пасты проводится сушка в инфракрасных лучах при температуре 120-200 °С, в ходе которой улетучиваются органические растворители. Затем подложки загружают в конвейерную печь, где происходит их постепенное перемещение из зоны с низкой температурой в зоны с высокой температурой. Пока температура плавно повышается от 200 до 800 °С, происходит выжигание органических составляющих. После того как подложки окажутся в зоне с температурой 800-900 °С, происходит расплавление фритты и образование суспензии с частицами проводящего, резистивного или диэлектрического материала. Расплавленная фритта вместе с компонентами пасты вступает в сложное физико-химическое взаимодействие с материалом подложки, и происходит спекание пасты с подложкой. После спекания подложки плавно охлаждаются. В итоге на поверхности подложки образуется пленка толщиной 20-40 мкм.

Эпитаксиально-планарная технология

Эпитаксиалъно-плапарная технология используется для изготовления полупроводниковых ИМС малой и средней степени интеграции. Технологический процесс состоит из ряда операций:

1. Пластину кремния р-типа диаметром 60-100 мм толщиной 0,2-0,4 мм с удельным сопротивлением 1-10 Ом*см подвергают очистке и окислению.

2. Проводят первую фотолитографию, в результате в слое SiO₂ образуются окна, через которые методом диффузии вводят примесь сурьмы на глубину 1-2 мкм, вследствие чего образуется n⁺-слой с поверхностным сопротивлением 15-50 Ом (рис. 6.44, а).

3. Удаляют слой SiO₂, производят очистку пластин и эпитаксиальное наращивание n-слоя толщиной около 10 мкм с удельным сопротивлением 0,1 -1,0 Ом*см, повторным окислением создают слой SiO₂ и второй фотолитографией формируют окна, через которые вводят примесь бора, в результате чего образуются островки я-типа (рис. 6.44, б).

4. После третьего окисления и третьей фотолитографии вводят примесь бора на глубину около 3 мкм, в результате создается базовыйр-слой с р₅ = 150-300 Ом (рис. 6.44, в).

5. После четвертой фотолитографии проводят диффузию фосфора на глубину около 2 мкм, в результате получаются высоколегированные n⁺-области с p_s = 5-20 Ом (рис. 6.44, г).

6. Проводят пятую фотолитографию, в результате которой образуются окна в пленке SiO₂ под контакты ко всем областям транзистора.

7. На всю поверхность пластины наносят алюминиевую пленку толщиной около 1 мкм, при этом в окнах, вскрытых в защитном оксида, алюминий образует невыпрямляющие электрические контакты с кремнием.

8. Проводят шестую фотолитографию по алюминию для формирования пленочных соединений и внешних контактных площадок, В итоге получается структура, показанная ранее на рис. 6.8.

9. Вся поверхность пластины покрывается слоем SiO₂. Проводят седьмую фотолитографию по пленке SiO₂ для вскрытия окон к внешним контактным площадкам микросхемы.

10. После зондового контроля пластину разрезают на кристаллы.

Всего при изготовлении ИМС по эпитаксиально-планарной технологии насчитывается более ста операций.

ЕРIC-технология

Рассмотренному ранее варианту эпитаксиально-планарной технологии присущи два существенных недостатка — плохая изоляция элементов от подложки и большая площадь изолирующего р-и-иерехода. Диэлектрическая изоляция элементов, получаемая в результате EPIC-технологии, устраняет эти недостатки. Сокращенное название этого процесса происходит от английского выражения Epitaxial Passivated Integrated Circuits.

Рассмотрим один из вариантов EPIC-процесса:

1. В исходную пластину кремния я-типа проводят диффузию сурьмы или мышьяка на глубину 1-2 мкм для формирования скрытого п⁺-слоя, затем создают слой SiO₂, после чего методом фотолитографии создают окна для травления кремния. В результате получается структура, показанная на рис. 6.45, а.

2. Травлением получают V-образные канавки глубиной около 10 мкм и шириной около 50 мкм.

3. На всю поверхность пластины наносят слой SiO₂. В результате получается структура, показанная на рис. 6.45, б.

4. На верхней стороне кремниевой пластины поверх SiO₂ наращивают слой высокоомного поликристаллического кремния толщиной около 200 мкм.

5. С нижней стороны кремниевой пластины путем шлифовки удаляют слой монокристаллического кремния n-тина до дна вытравленных ранее канавок. Затем в образовавшихся карманах n-типа формируют биполярные транзисторы. В результате получается структура, показанная на рис. 6.45, в.

Основная сложность EPIC-процесса заключается в необходимости прецизионной механической обработки.

Изопланарная технология

Изопланарная технология обеспечивает повышение плотности размещения элементов микросхемы. При изготовлении транзисторов по этой технологии выполняют следующие операции:

1. На подложке р~-типа формируют скрытый n⁺-слой.

2. Наращивают эпитаксиальный слой я-типа толщиной 1-3 мкм.

3. Наносят слой нитрида кремния. В результате получается структура, показанная на рис. 6.46, а. Нитрид кремния Si₃N₄ имеет более высокую плотность и термостойкость по сравнению с SiO₂, поэтому он обладает лучшими маскирующими и защитными свойствами. Это обстоятельство препятствует превращению кремния в SiO₂B местах, где Si₃N₄ служит в качестве защитного слоя при проведении высокотемпературных операций окисления.

4. Путем фотолитографии в пленке Si₃N₄ создают окна, через которые проводят травление эпитаксиального слоя на глубину 0,5 мкм.

5. Ионным легированием бора создают противоканальные области р⁺-типа, исключающие возникновение паразитных каналов, соединяющих n-области соседних транзисторных структур.

6. Через отверстия в пленке Si₃N₄ проводят селективное окисление вытравленных канавок, в результате чего образуются карманы п-и⁺-типа, изолированные с боковых сторон толстым слоем SiO₂, а снизу — р-n-переходом (рис. 6.46, б).

7. Удаляют пленку, создают вместо нее пленку SiO₂ и через окна в этой пленке вводят примесь бора, в результате формируется базовый слой р-типа.

8. Формируют эмиттерную и контактную области n⁺-типа.

9. Создают эмиттерный, базовый и коллекторный электроды, в результате получается структура, показанная на рис. 6.46, в,

Изопланарная технология позволяет существенно уменьшить площадь транзистора (S ≈ 800 мкм²) и соответственно уменьшить емкости переходов коллектор-база и коллектор—подложка, благодаря чему граничная частота таких структур достигает 7-8 ГГц. Достоинством изопланарной технологии является также то, что ширина разделительных областей составляет около 7 мкм. Путем жидкостного анизотропного травления и создания V-образных канавок ее можно уменьшить до 5 мкм. Дальнейшее уменьшение ширины изолирующих областей до 3 мкм достигается при создании посредством сухого анизотропного травления U-образных канавок.