Логические элементы на МДП-транзисторах

Полевые транзисторы являются наиболее перспективными полупроводниковыми приборами для создания логических и других интегральных схем большой и сверхбольшой степени интеграции. Практическое применение при разработке интегральных логических схем получили полевые транзисторы с МДП структурой и индуцированным каналом n– или p–типов. Наибольшее распространение получили две разновидности логических схем:

1. МДП-логика с нагрузочным транзистором.

2. Логика на комплементарных транзисторах.

Особенностью интегральных микросхем на МДП-транзисторах является возможность реализации любых логических функций с помощью только МДП-транзисторов.

Кроме того МДП-транзисторы имеют следующие достоинства:

– возможность использования транзистора в качестве нагрузки, что обеспечивает высокую однородность интегральных схем;

– высокая помехоустойчивость (2…6 В) по сравнению с 0,6 В для биполярных транзисторов;

– малая мощность рассеяния в статическом режиме, особенно при использовании в схеме транзисторов разного типа проводимости канала;

– используется один источник питания, что обеспечивает простоту схемы;

– устойчивость к нейтронной составляющей радиационного воздействия.

К недостаткам МДП-транзисторов следует отнести:

– большое пороговое напряжение;

– высокое напряжение питания;

– относительно невысокое быстродействие;

– малая крутизна, что снижает нагрузочную способность элементов по току и ухудшает отношение скорости переключения к мощности рассеяния.

Схемы на МДП-транзисторах с каналом p-типа имеют малую стоимость и более технологичны, имеют время прохождения сигнала в 8…10 раз меньше, чем схемы на транзисторах с каналом n–типа. По быстродействию схемы на МДП-транзисторах с каналом n–типа не уступают ТТЛ схемам, обеспечивая меньшую мощность рассеяния и более высокую плотность размещения компонентов, чем ТТЛ схемы.

Логические интегральные микросхемы на МДП-транзисторах бывают следующих типов: статические, динамические и квазистатические. Элементной базой для построения таких схем являются простейшие логические элементы, реализующие логические функции И–НЕ (схемы типа ЛА), ИЛИ–НЕ (схемы типа ЛЕ), И (схемы типа ЛИ), НЕ (схемы типа ЛН) и комбинированные (схемы типа ЛП, ЛС). Использование базовых элементов позволяет построить цифровое устройство с любым алгоритмом функционирования. В логических схемах получили распространение схемы статического типа.

Типовые схемы МДП-логики с нагрузочным транзистором, реализующие логические функции ИЛИ–НЕ и И–НЕ, показаны на рис. 9.25. В этих двух схемах транзисторы VТ₁ и VТ₂ выполняют роль ключевых элементов. Транзисторы VТ₃ выполняют роль нагрузки. Ключевые транзисторы можно соединять последовательно (рис. 9.25,б) и параллельно (рис. 9.25,а). Параллельное соединение нескольких ключевых транзисторов ограничено снижением уровня логического нуля на выходе схемы за счет падения напряжения на нагрузке от суммарного тока утечки всех ключевых МДП–транзисторов. Поскольку ток утечки мал и составляет порядка 10^-10 А, то число параллельно включенных транзисторов может достигать 10 и более.

При последовательном соединении в цепь между нагрузкой и землей включают несколько МДП-транзисторов. При этом исток нижнего МДП-транзистора подключается к земле, его сток – к истоку вышестоящего и т.д. Протекание тока через нагрузку к земле может происходить только, если открыты все ключевые транзисторы. Обычно число последовательно соединяемых транзисторов не более трех. Это связано с тем, что с увеличением числа последовательно соединенных транзисторов повышается уровень логического нуля на выходе схемы, ибо суммарное сопротивление открытых ключевых транзисторов возрастает. Последовательное включение требует применения МДП-транзисторов с более высокой крутизной характеристик, чем при параллельном включении. Последовательное включение транзисторов усложняет топологию и уменьшает степень интеграции, ухудшается быстродействие, но позволяет создавать логические микросхемы, обладающие большей гибкостью, чем микросхемы на биполярных транзисторах.

Реализация функции ИЛИ–НЕ осуществляется схемой, представленной на рис. 9.25,а, там же представлено условное обозначение и таблица истинности.

При подаче на один из входов положительного сигнала логической единицы соответствующий логический (ключевой) транзистор открывается. Если одновременно на все входы подается логическая единица, то все логические транзисторы открыты. Выходное напряжение схемы равно падению напряжения на открытых логических транзисторах и близко к нулю. Если на входах отсутствует сигнал, т.е. действует логический нуль, то логические транзисторы закрыты, выходное напряжение приближается по величине к источнику питания.

Последовательное включение транзисторов позволяет реализовать логическую операцию И–НЕ (рис. 9.25,б). При одновременной подаче положительных сигналов логической единицы на все входы, все МДП-транзисторы открываются, и на выходе схемы – логический нуль.

Достоинством логики этого типа является простота схем, применение транзисторов одного типа проводимости, высокое входное сопротивление порядка 10¹² Ом, высокая нагрузочная способность (n = 10…20), технологичность в изготовлении. Недостатком логики данного типа является низкое быстродействие, обусловленное влиянием паразитной емкости.

Наиболее перспективными являются логические схемы, выполненные на комплементарных МДП-транзисторах (КМДП). Комбинируя различные включения этих транзисторов можно получить заданную логическую функцию. Если транзистор с каналом n–типа непосредственно подключен к шине "земля", а транзистор с каналом p–типа – к источнику питания, то логическая схема работает в режиме положительной логики. На рис. 9.26,а и б представлены схемы КМДП-логики, реализующие логические операции И–НЕ и ИЛИ–НЕ.

Реализация логической функции И–НЕ осуществляется последовательным соединением МДП-транзисторов с каналом n–типа и параллельным соединением МДП-транзисторов с каналом p–типа, которые открыты при напряжениях затворов, близких к нулю. Предположим, что на вход 1 (рис. 9.26,а) подается сигнал логического нуля, транзистор VТ₃ закрыт, а транзистор VТ₂ открыт и выходное напряжение близко к напряжению источника питания. Если на все входы подается сигнал логической единицы, то транзисторы VТ₃ и VТ₄ открыты, а транзисторы VТ₁ и VТ₂ закрыты. Выходное напряжение стремится к потенциалу земли – (логический нуль).

Для построения схемы ИЛИ–НЕ требуется последовательное включение МДП-транзисторов с каналом p–типа и параллельное включение транзисторов с каналом n–типа (положительная логика) рис. 9.26,б.

Схема работает так же, как и предыдущая. Когда на всех входах действует высокий потенциал логической единицы, транзисторы VТ₃ и VТ₄ открываются, а p–канальные транзисторы закрываются. Выходное напряжение определяется падением напряжения на открытых транзисторах и соответствует логическому нулю. Если на один из входов подается сигнал логической единицы, то этот n–канальный транзистор открывается, и выходное напряжение определяется этим открытым транзистором.

Микросхемы на КМДП транзисторах потребляют очень малую мощность при сравнительно высоком быстродействии.

Затвор транзистора МДП и подложка, разделенные слоем диэлектрика, образуют конденсатор. Емкость конденсатора невелика, а сопротивление утечки очень велико, что способствует накоплению статических зарядов. Электрическая прочность тонкого слоя диэлектрика составляет порядка 150…200 В. Статический заряд малой энергии, попав на затвор, может произвести пробой диэлектрика. Для защиты транзистора от пробоя каждый вход современных микросхем КМДП-логики снабжается защитной цепью (рис. 9.27).

Подложки каждого из транзисторов соединены с их истоками, что предотвращает открывание p–n переходов. Затворы в обоих транзисторах объединены, и на них подается входной сигнал. Особенностью схемы защиты является наличие защитных VD₁–VD₃ диодов, шунтирующих затворы входных транзисторов и препятствующих пробою диэлектрика под затвором от действия электростатического заряда. Защитные диоды смещаются в обратном направлении. Резистор R₁ (0,2…2 кОм) совместно с барьерными емкостями диодов VD₂ и VD_З образуют интегрирующую цепь, это уменьшает скорость нарастания напряжения на затворе, при котором диоды VD₂, VD₃ успевают открыться.

Если входное напряжение U_вх подается от источника с малым внутренним сопротивлением и амплитудой больше U_ип, то через VD₁ будет протекать большой прямой ток. Поэтому при использовании таких схем рекомендуется включать напряжение питания раньше входного сигнала, а при выключении – наоборот.

В тех узлах, где по необходимости на входы поступают напряжения U_вх>U_ип, следует в цепь входа включать резисторы, ограничивающие входной ток на уровне 1…2 мА.

На неиспользованные входы КМДП-логики подают постоянный потенциал (+U_ип или 0 в зависимости от функции элемента) или объединяют их с другими, задействованными входами.

 

Параметры цифровых ИС

 

Логические и схемотехнические возможности базовых функциональных элементов определяются совокупностью электрических и функциональных параметров, которые являются основными для микросхем.

Основные параметры цифровых ИМС определяют допустимые сочетания схем в устройстве и в обобщенном виде характеризуют работоспособность этих схем в сложных устройствах. Основные параметры цифровых ИМС, число которых одинаково для всех типов микросхем, определяются по измеряемым электрическим параметрам (входным и выходным токам и напряжениям), число которых зависит от типа микросхемы. Поэтому основные параметры являются общими для всех существующих и возможных логических ИМС и позволяют сравнивать между собой микросхемы различных типов. Основными параметрами являются:

– реализуемая логическая функция;

– быстродействие;

– коэффициент объединения по входу;

– коэффициент разветвления по выходу (нагрузочная способность);

– помехоустойчивость;

– потребляемая мощность;

– устойчивость против внешних воздействий;

– степень интеграции, надежность.

Быстродействие ИС определяется средним временем задержки сигнала. Среднее время задержки определяет время прохождения сигнала через одну микросхему в устройстве. При определении средней задержки в качестве границ временных интервалов обычно берут точки на фронтах, соответствующие половине перепада напряжения, или точки, соответствующие уровням 0,1 и 0,9 этого перепада (рис. 9.28).

Если цепь состоит из N последовательно включенных однотипных логических ИМС, то время прохождения сигнала по цепи

, (одной ИС) (9.31)

тогда

и зависит от режима работы транзистора в микросхеме и потребляемой мощности.

По среднему времени задержки ИС делятся на:

– сверхбыстродействующие t_{зд ср} < 5 нс;

– быстродействующие 10 нс > t_{зд ср} > 5 нс;

– среднего быстродействия 100 нс > t_{зд ср} > 0 нс;

– низкого быстродействия t_{зд ср} > 100 нс.

Схемы ТТЛ-типа относятся к схемам среднего быстродействия 50 нс > t_{зд ср} > 5 нс. Наибольшее быстродействие имеют транзисторные логические схемы с эмиттерными связями (ЭСЛ) t_{зд ср} = 1…10 нс.

Коэффициент объединения по входу m – это максимальное число входов, которое может иметь логический элемент. С увеличением коэффициента объединения по входу расширяются логические возможности микросхемы за счет выполнения функции с большим числом элементов на одном типовом элементе. Увеличение коэффициента объединения по входу ухудшает другие параметры микросхемы: быстродействие, помехоустойчивость, нагрузочную способность. Чаще всего коэффициент объединения по входу не превышает 8, что определяется ограниченным числом выводов ИС. Для увеличения m в ИМС вводят специальную схему (логический расширитель), подключение которой к основному элементу позволяет увеличить m до 10 и более.

Коэффициент разветвления по выходу n – нагрузочная способность, определяется числом схем этой же серии, входы которых могут быть присоединены к выходу данной схемы без нарушения ее работоспособности. Чем выше n, тем шире логические возможности микросхемы и тем меньшее число микросхем необходимо для построения сложного вычислительного устройства. Однако увеличение n, т.е. увеличение числа нагрузок, ухудшает помехоустойчивость и быстродействие.

Нагрузочная способность ИС в значительной степени определяется типом применяемого в них инвертора. Для простейшего инвертора, состоящего из одного транзистора n = 2…4, для сложных n = 10…20.

В схемах на основе МДП-транзисторов входы последующих схем в статическом режиме практически не нагружают выходов предыдущих. Это дает возможность иметь очень большой коэффициент разветвления по выходу. Однако в динамическом режиме емкости присоединенных входов затягивают переходной процесс и увеличивают ток, потребляемый данной схемой.

Помехоустойчивость U_{п макс} – наибольшее значение напряжения на входе микросхемы, при котором еще не происходит изменение уровней выходного напряжения. Помехоустойчивость определяет работоспособность логического элемента при наличии различных помех, действующих на входе ИМС наряду с полезным сигналом. Помехи могут возникать как в самих логических схемах, так и наводиться от посторонних устройств.

Помехи бывают статические и динамические. Под статическими понимают помехи, длительность которых значительно превосходит длительность переходных процессов в логических элементах. К импульсной (динамической) помехе относятся коротковременные импульсы, длительность которых соизмерима с длительностью переходных процессов в логических элементах.

Статическая помехоустойчивость – это наименьшее постоянное напряжение, которое будучи добавлено (при самом неблагоприятном сочетании обстоятельств) к полезному входному сигналу смещает рабочую точку на передаточной характеристике в область переключения, что вызывает ложное срабатывание по всей последующей цепи логических схем. Логическая ИМС в статическом режиме может находиться в одном из двух состояний – открытом или закрытом. Поэтому различают помехоустойчивости закрытой схемы по отношению к отпирающим помехам и открытой схемы по отношению к запирающим помехам.

Причиной появления статических помех в большинстве случаев является падение напряжения на проводниках, соединяющих микросхемы в устройстве. Наиболее опасные помехи возникают в шинах питания. Для исключения подобных ситуаций необходимо внимательно относиться к расположению проводников, подводящих напряжения питания, увеличивать по возможности их сечение.

По статической помехоустойчивости логические элементы условно можно разделить на элементы:

– с низкой помехоустойчивостью U_{п ст} = 0,2…0,4 В;

– со средней помехоустойчивостью U_{п ст} = 0,4…0,8 В;

– с высокой помехоустойчивостью U_{п ст} > 0,8 В.

Импульсная помехоустойчивость всегда выше статической. Это вызвано тем, что при коротком импульсе помехи паразитные емкости в логическом элементе не успевают перезарядиться до пороговых уровней переключения ИМС. Поэтому при одинаковой статической помехоустойчивости схемы с меньшим временем задержки сильнее подвержены действию импульсных помех.

Потребляемая мощность. Мощность, потребляемая микросхемой от источника питания, определяется выражением

, (9.32)

где U_ипj – напряжение j-го источника питания;

I_j – ток в соответствующем выводе схемы.

Потребляемая схемой мощность в любой момент времени не является постоянной, а зависит от логического состояния и типа логического элемента и изменяется при переключении схемы. Поэтому в качестве основного параметра используют не мгновенное, а среднее значение мощности, потребляемой микросхемой за достаточно большой промежуток времени

(9.33)

где P₀ и P₁ – мощности, потребляемые схемой в состоянии логического нуля "включено" и в состоянии логической единицы "выключено".

Такое определение справедливо, когда мощность, потребляемая схемой во время переходных процессов, значительно меньше мощности, потребляемой в одном из статических состояний. В противном случае микросхема характеризуется еще и средним значением мощности, потребляемой при максимальной частоте переключения элемента. По потребляемой мощности ИМС делятся на:

– мощные 25 мВт £ P_ср £ 250 мВт (ЭСЛ-схемы);

– средней мощности 3 мВт £ P_ср £ 25 мВт (ТТЛ-схемы);

– маломощные 0,3 мВт < P_ср < 3 мВт;

– микромощные 1 мВт £ P_ср < 300 мкВт (КМДП-схемы);

– нановатные P_ср < 1 мкВт (И²Л).

Потребляемая мощность зависит от напряжения источника питания U_ип. При снижении U_ип уменьшается потребляемая мощность, ухудшается помехоустойчивость, нагрузочная способность, а иногда и быстродействие. В связи с этим U_ип выбирается с учетом требований, предъявляемых ко всем параметрам ИМС. Напряжение U_ип должно соответствовать одному из значений стандартного ряда напряжений питания: 1,2; 1,6; 2,0; 2,4, 3,0; 4,0; 5,0; 6,3; 9,0; 12,6 В. Для цифровых микросхем на биполярных транзисторах типовые значения U_ип составляют 2…5 В, для схем на МДП-транзисторах 5…9 В.

Помимо номинального значения U_ип определяется допустимое отклонение питания x_п=DU_ип/U_ип. Для цифровых устройств x_n = 0,05…0,1, так как при более низких значениях существенно повышаются требования к источникам питания.

Цифровые ИМС, потребляющие большую мощность, характеризуются наибольшим быстродействием и применяются для создания быстродействующих вычислительных устройств. В вычислительных устройствах, для которых быстродействие не является определяющим параметром, применяются маломощные и микромощные схемы.

Для оценки мощности, потребляемой схемой во время переключения, используется интегральный параметр, называемый энергией переключения. Он определяется как произведение потребляемой мощности P_ср на время задержки t_зд: P_срt_зд. Работа, затрачиваемая на выполнение единичного переключения, называется энергией переключения.

Снижение потребляемой мощности ИМС при сохранении высокого быстродействия является одной из важных проблем микроэлектроники. В настоящее время наметились два пути снижения потребляемой мощности:

– создание логических элементов, работающих при минимально допустимых токах и напряжениях;

– создание логических элементов, потребляющих энергию только при переключениях и практически не потребляющих ее в статических состояниях.

Надежность интегральных логических элементов определяет их свойство выполнять заданные функции при сохранении эксплуатационных показателей в заданных пределах в течение требуемого промежутка времени или требуемой наработки на отказ. Надежность интегральных логических элементов характеризуется интенсивностью отказов соединений между контактными площадками на кристалле и выводами корпуса в единицу времени. Надежность ИМС в нормальных условиях эксплуатации значительно выше надежности аналогичных схем на дискретных элементах. Надежность ИМС сильно зависит от температурных изменений электрических параметров транзисторов, диодов, резисторов, входящих в ИМС. Поэтому для ИМС всегда задается диапазон рабочих температур, в котором значения параметров не выходят за принятые значения.

Триггеры

Триггером называется устройство, имеющее два устойчивых состояния и способное под действием управляющих сигналов скачкообразно переходить из одного состояния в другое.

Триггер имеет два устойчивых состояния 0 и 1 и два выхода: прямой Q и инверсный . Когда Q = 0, = 1 триггер находится в нулевом состоянии, при Q = 1, = 0 триггер – в единичном состоянии.

Информационный вход, входной сигнал которого устанавливает триггер в единичное состояние, называют S–входом. Перевод триггера в нулевое состояние называют сбросом или гашением (reset), а соответствующий сигнал и вход обозначают R.

По способу записи информации триггеры подразделяются на асинхронные и синхронные (тактируемые). Состояние асинхронного триггера изменяется при поступлении сигналов на информационные входы. В синхронном триггере кроме информационных входов имеется вход тактовых (синхронизирующих) импульсов. Переключение синхронных триггеров происходит только при наличии разрешающего, тактирующего импульса.

Синхронные триггеры принято классифицировать по способу приема входной информации и по принципу передачи информации на выход. По способу приема информации триггеры бывают: управляемые уровнем синхросигнала (триггеры со статическим управлением) и управляемые фронтом синхросигнала (триггеры с динамическим синхронизирующим входом).

Синхронный триггер, управляемый уровнем синхросигнала, принимает информационные сигналы, которые появляются на его входах в течение всей длительности импульса синхронизации. Синхронные триггеры, управляемые фронтом синхросигнала, принимают только те информационные сигналы, которые совпадают с приходом фронта синхросигнала.

По принципу передачи принятой информации синхронные триггеры подразделяются на триггеры с одной (одноступенчатые) и двумя (двухступенчатые) ступенями запоминания информации. В синхронных одноступенчатых триггерах прием и передача на выход принятой информации неразрывно связаны. В двухступенчатых триггерах используется основной и вспомогательный триггеры. Потенциал на выходе триггера меняется после того, как триггер перейдет в режим хранения принятой информации.

По функциональному признаку различают следующие типы триггеров: RS; D; T; JK и др.

В качестве элементной базы триггеров могут использоваться любые логические элементы на биполярных и полевых транзисторах.

Триггеры применяются для построения более сложных функциональных устройств: счетчиков импульсов, регистров и других устройств.

RS–ТРИГГЕР. Схема простейшего триггера получается на основе двух двухвходовых логических элементов ИЛИ–НЕ или И–НЕ. Устойчивое состояние обеспечивается за счет связи выхода каждого элемента с одним из входов другого. Свободные входы логических элементов служат для управления и называются информационными или логическими (R – сброс, S – установка).

Симметрия схемы не соответствует симметрии электрических режимов обоих логических элементов. Наличие соединения выходов устройства со входом создает условия, при которых один логический элемент будет закрыт, а другой – открыт, когда на обоих входах действует сигнал логического нуля R = S = 0. В связи с этим один выход называют прямым и обозначают буквой Q, а другой – инверсным и обозначают . Состояние триггера принято определять по сигналу на прямом выходе. При Q = 1 и = 0 триггер находится в единичном состоянии, а в нулевом, когда Q = 0, а = 1.

В зависимости от способа управления RS–триггеры бывают асинхронные и тактируемые. Асинхронный RS–триггер является простейшим триггером, в качестве самостоятельного устройства применяется редко, но является основой для построения более сложных триггеров.

На рис. 9.29 показаны структурные схемы асинхронного триггера на логических двухвходовых элементах ИЛИ–НЕ (рис. 9.29,а) и на двухвходовых элементах И–НЕ (рис. 9.29,в) и их обозначение на функциональных схемах (рис. 9.29,б,г) соответственно. Состояние триггеров под воздействием определенной комбинации входных сигналов приведены в таблицах функционирования (состояний) (табл. 9.2 и 9.3) и на временных диаграммах (рис. 9.29,д,е).

Рассмотрим принцип работы RS–триггера на логических элементах ИЛИ–НЕ с помощью таблицы состояний (табл. 9.2) и временных диаграмм (рис. 9.29,д). При подаче на оба управляющи входа нулевого сигнала R = S = 0 триггер сохраняет состояние, в котором он был в предыдущем такте, т.е. работает в режиме хранения информации, эта способность лежит в основе использования триггера, как элемента памяти. Предположим, что при такой комбинации информационных сигналов R = S = 0 значение сигнала на выходе Q = 0 (рис. 9.29,д). Этот нулевой сигнал поступает по цепи обратной связи на вход элемента D2, вызывая появление на выходе единичного сигнала. В свою очередь единичный сигнал выхода , поступая на вход элемента D1, поддерживает Q в нулевом состоянии.

Смена состояний триггера производится внешними сигналами и ее называют переключением, опрокидыванием или записью информации. Если на S вход подать логическую единицу, а на R вход – 0, то триггер переключается в единичное состояние Q = 1; = 0, и этот режим называют установкой (записью) единицы. При R = 1 и S = 0 триггер переходит в нулевое состояние Q = 0; = 1 (установка 0 или сброс триггера). При этом элементы триггера переключаются не одновременно, а последовательно, друг за другом.

Если одновременно подать переключающие сигналы на оба входа R = S = 1 на обоих выходах появятся логические нули Qⁿ⁺¹ = = 1, устройство утрачивает свойства триггера. Если теперь одновременно снять единицы со входов R и S, то оба элемента начнут переключаться в единичное состояние. Триггер равновероятно может принять любое из двух устойчивых состояний. Для разработчика устройства состояние триггера оказывается неопределенным и неуправляемым. Комбинация входных сигналов S = R = 1 для схемы триггера на элементах ИЛИ–НЕ является запрещенной, и в обычных условиях ее не используют. Комбинацию входов R = S = 1 допустимо применять, лишь когда обеспечено не одновременное, а строго поочередное снятие R– и S–сигналов.

RS–триггер, собранный на логических элементах И–НЕ (рис. 9.29,в, г), схемотехнически не отличается от триггера на элементах ИЛИ–НЕ, но закон функционирования имеет иной, таблица функциональных состояний (табл. 9.3) и временные диаграммы представлены на рис. 9.29,е. В режиме хранения на обоих входах должны быть не нули, а единицы. Такие триггеры называют RS–триггерами с инверсными входами ( –триггер). Сигналы управления и имеют активный низкий уровень. При = 0 и = 1 триггер сохраняет предыдущее, если он находился в единичном состоянии Q = 1, = 0, или переключает его в единичное состояние, если до этого триггер находился в нулевом состоянии (Q = 0, = 1). Этот режим называют установкой или записью единицы. Если = 0, то независимо от значения сигнала на втором входе элемента И–НЕ (элемент D1) на выходе Q имеется логическая единица 1. На двух входах элемента D2 действуют логические единицы, и на выходе имеем низкий потенциал. Если триггер находился в нулевом состоянии (Q = 0, = 1), то сигнал = 0 переключает элемент D1 в состояние логической единицы Q = 1, а элемент D2 соответственно в состояние логического нуля =0. При подаче информационных сигналов = 1, = 0, триггер устанавливается в нулевое состояние. Комбинация для схемы триггера на элементах И–НЕ является запрещенной.

Из рассмотренных схем асинхронных RS–триггеров, триггер на логических элементах И–НЕ нашел большее применение.

СИНХРОНИЗИРУЕМЫЙ RS–ТРИГГЕР. Синхронизируемый RS–триггер отличается от асинхронного RS–триггера наличием входной логической схемы, на которую кроме информационных сигналов поступают синхронизирующие импульсы. На рис. 9.30 приведены структурная схема, условное обозначение, временные диаграммы, таблица состояний синхронизируемого RS–триггера на элементах И–НЕ.

У синхронных триггеров смены сигналов на входах еще недостаточно для его переключения. Необходим дополнительный синхронизирующий (тактовый) импульс, поступающий на синхровход триггера. Синхросигнал называют также синхроимпульсом, С–сигналом, С–импульсом, а синхровход – С–входом.

Элементы D₁ и D₂ образуют устройство управления (схему запуска), а элементы D₃, D₄ – асинхронный RS–триггер. Триггер имеет прямые статические входы, поэтому управляющим сигналом является уровень логической единицы. При R = S = 0 независимо от наличия или отсутствия синхроимпульсов (рис. 9.30,в) на выходах логических элементов D₁, D₂ действует уровень логической единицы, что поддерживает в исходном состоянии асинхронный RS–триггер. При поступлении информационного сигнала на любой из входов и отсутствии синхронизирующего импульса по-прежнему на выходах логических элементах D₁, D₂ действует уровень логической единицы. Таким образом информационные сигналы при отсутствии синхроимпульса не могут изменить состояния триггера. При одновременной подаче сигнала логической единицы на S– и С–входы (S = C = 1, R = 0) на выходе элемента D₁ действует сигнал логического нуля, что приводит к переключению триггера на элементах D₃, D₄ в состояние логической единицы (рис. 9.30,в). Очередное переключение триггера возможно при R = C = 1; S = 0. Комбинация сигналов S = R = C = 1 является запрещенной, ибо на выходах элементов D₁, D₂ одновременно присутствует логический нуль, что запрещено для асинхронного RS–триггера на элементах И–НЕ. Характерной особенностью триггера (рис. 9.30,а), является то, что в течение всего отрезка времени, когда синхросигнал равен 1, как и сами потенциалы на информационных S– и R–входах, так и любые их изменения тут же передаются на выход, что отражено в таблице состояний синхронизируемого RS–триггера (табл. 9.4). Такой триггер прозрачен по S– и R–входам при С = 1.

Структурная схема и условное обозначение синхронизируемого R–S–триггера на элементах ИЛИ–НЕ представлена на рис. 9.31.

Рассматриваемый RS–триггер управляется нулевыми логическими уровнями, т.е. имеет инверсные статические входы. Его функционирование определяется табл. 9.5 состояний. Запрещенной комбинацией входных сигналов будет комбинация .

D–ТРИГГЕРЫ. D–триггером называется триггер с одним информационным входом, работающий так, что сигнал на выходе после переключения равен сигналу на входе D до переключения (Qⁿ⁺¹=Dⁿ). Основное назначение D–триггера – задержка сигнала, поданного на вход D.

Информационный сигнал (0 или 1), поступающий на вход D, задерживается в триггере на время, равное одному периоду следования синхроимпульсов, прежде чем появится на прямом выходе Q.

На практике наибольшее применение получили тактируемые (однотактные и двухтактные) D–триггеры. Они имеют информационный вход D (вход данных) и вход синхронизации С. Вход синхронизации C может быть статическим (потенциальным) и динамическим. У триггеров со статическим входом C информация записывается в течение времени, при котором уровень сигнала С = 1. В триггерах с динамическим входом С информация записывается только в течение перепада напряжения на входе С. Динамический вход изображают на схемах треугольником. Если триггер срабатывает по фронту входного сигнала, то вершина треугольника обращена в сторону микросхемы (прямой динамический вход). Если триггер срабатывает по срезу импульса, то вершина треугольника обращена от микросхемы (инверсный динамический вход).

На рис. 9.32 приведена структурная схема, условное обозначение и временные диаграммы одноступенчатого (однотактового) D–триггера на элементах И–НЕ.

На элементах D₁ и D₂ выполнена схема управления, а на элементах D₃, и D₄ – асинхронный RS–триггер. Если уровень сигнала на синхровходе С = 0, то состояние триггера устойчиво и не зависит от уровня сигнала на информационном D–входе. Предположим, что Q = 1; ; D = 0; C = 1. При подаче на синхровход логической единицы на обоих входах логического элемента D₂ будут действовать единичные сигналы. Элемент D₂ открывается, а элемент D₄ закрывается и . На обоих входах логического элемента D₃ действуют единичные сигналы, которые открывают его, т.е. Q=0. Итак, после переключения триггера сигнал на выходе Q стал равен сигналу на входе D до переключения. При снятии единичный сигнал с С–входа состояние триггера не изменяется. При С = 0 и при воздействии единичного сигнала на информационный вход D = 1 состояние логических элементов D₁ и D₂ не изменяется, триггер сохраняет предыдущее состояние. При одновременной подаче единичных сигналов на оба входа D = С = 1 элемент D₁ открывается, а элемент D₃ закрывается Q = 1. Элемент D₄ открывается , состояние элемента D₂ не изменяется и триггер переключается. Таким образом, в триггер записывается та информация, которая была на входе D до синхронизирующего импульса. Для четкой работы триггеров необходимо, чтобы к приходу следующего импульса синхронизации потенциалы выходов логических элементов приняли значения, исключающие ложные срабатывания. Минимальный интервал между импульсами синхронизации у таких триггеров должен быть равен , а максимальная частота включения ; t_{зд ср} – среднее время задержки распространения сигнала одним логическим элементом. Работа триггера поясняется временными диаграммами, представленными на рис. 9.32,в.

Структура триггера не изменится, если в нем логические элементы И–НЕ заменить на элементы ИЛИ–НЕ. При этом прямой выход станет инверным, а инверсный – прямым, а прямые входы становятся инверсными.

Примерами выпускаемых промышленностью D–триггеров являются микросхемы К155ТМ5, К155ТМ7, К561ТМ3 и др.

Функциональная схема и условное обозначение двухступенчатого D–триггера показано на рис. 9.33. Он состоит из двух последовательно включенных синхронных RS–триггеров, первый из которых называется ведущим (master) или M–триггером, а второй ведомым (slaver) или S–триггером. За счет наличия общего синхросигнала С вся схема работает как единое целое. В связи с этим схема называется двухступенчатой или MS–триггером. При C = 1 происходит переключение M–триггера согласно сигналу на входе D. S–триггер в это время заблокирован, так как у него на входе C = 0. Если на С–входе действует нулевой потенциал, то C–триггер переключается и устанавливается в то же состояние, что и M ‑триггер.

Т–ТРИГГЕР. Триггером T–типа (счетным триггером) называют логическое устройство с двумя устойчивыми состояниями и одним входом T, которое остается в исходном состоянии при Т = 0 и инвертирует свое исходное состояние при Т = 1. Основным способом построения счетных триггеров является введение соответствующих обратных связей в синхронизируемые RS– и D–триггеры.

На рис. 9.34 показана структурная схема, условное обозначение и временные диаграммы T–триггера, собранного на базе синхронного RS–триггера, у которого прямой выход Q соединяется с S–входом, а инверсный выход соединяется со входом R. В T–триггере имеются дополнительные обратные связи на входы вентилей D₁ и D₂, подключенные через линии задержки ЛЗ1 и ЛЗ2. Назначение этих линий – задержка поступления сигналов обратной связи на вход инверторов до окончания входного сигнала. В качестве линии задержки используется один или два логических элемента. Их задержки распространения сигнала бывает достаточно для четкой работы T–триггеров, выполненных на микросхемах любых типов.

Для реализации T–триггера часто используют схему D–триггера с динамической синхронизацией, у которого инверсный выход соединяется с D–

входом. Информационный сигнал подают на С–вход (рис. 9.35). Пусть на D–входе действует сигнал логической единицы, при переключении С–входа с уровня логического нуля до уровня логической единицы триггер переходит в единичное состояние Q = 1. Потенциалы на выходе и на D–входе равны логическому нулю. Последующий перепад напряжения с нуля до единицы на C–входе установит триггер в нулевое состояние. Потенциал на D–входе станет равным логической единице. Состояние триггера меняется на противоположное при каждом перепаде импульса напряжения на C–входе, триггер как бы считает проходящие импульсы. В сериях выпускаемых микросхем T–триггеров нет. Они строятся на базе синхронизируемых RS– и D–триггеров.

JK–ТРИГГЕРЫ. JK–триггер имеет два информационных входа J и K. По входу J триггер устанавливается в состояние Q = 1, , а по входу K – в состояние Q = 0, . JK–триггеры подразделяются на универсальные и комбинированные. Универсальность JK–триггера состоит в том, что при соответствующем подключении информационных входов он может выполнять функции RS–, D–, T–триггеров. Комбинированный JK–триггер отличается от универсального наличием дополнительных асинхронных входов S и R, предназначенных для предварительной установки триггера в определенное состояние (логической единицы или нуля).

Простейший JK–триггер можно получить из синхронного RS–триггера, введя дополнительные обратные связи с выходов триггера на входы (рис. 9.36). Такой триггер не имеет запрещенных комбинаций входных сигналов, и при J = K = 1 осуществляется инверсия предыдущего состояния (табл. 9.6). При J = K = 0 и при наличии синхросигнала на входе С состояние триггера не изменяется, так как сигнал логического нуля на одном входе элемента И–НЕ отменяет прохождение сигналов от других входов, и на выходе имеется сигнал логической единицы. Для перевода триггера в единичное состояние необходимо одновременное присутствие сигналов на C– и J– входах. При подаче на входы J и K одновременно напряжений логической единицы и наличии синхросигнала триггер переключается в состояние, противоположное предыдущему.

Если соединить вместе J– и K–входы, то триггер станет счетным и превратится в T–триггер. Если ввести инвертор в цепь входа K, то JK–триггер превращается в D–триггер.

ПАРАМЕТРЫ ТРИГГЕРОВ

Триггеры характеризуются такими же параметрами как и логические элементы, на которых он выполнен: коэффициентом объединения по входу m; коэффициентом разветвления по выходу n; значениями логических уровней U⁰_вых, U¹_вых; значениями входных и выходных токов.

Специфическими параметрами триггеров являются:

1. Разрешающее время t_раз – наименьший интервал времени между входными сигналами минимальной длительности, приводящий к бесперебойному переключению триггера.

2. Максимальная частота переключения .

3. Рабочая частота переключения .

4. Минимальная длительность входного сигнала .

5. Время задержки переключения ,

где k – количество элементов в цепочке от входа информационного или тактового сигнала до выхода элемента.

Мультивибраторы

Мультивибраторами называются импульсные устройства, которые находятся в состоянии квазиравновесия или имеют не более одного состояния устойчивого равновесия. Мультивибраторы относятся к классу устройств релаксационного типа, у которых происходит заряд или разряд конденсаторов в цепях обратной связи. Мультивибраторы преобразуют энергию источника постоянного тока в энергию электрических колебаний.

Мультивибраторы могут работать в одном из трех режимов: автоколебаний; ждущем; синхронизации. На практике чаще применяются устройства, использующие первые два режима.

В режиме автоколебаний мультивибратор обладает двумя временно устойчивыми состояниями. Мультивибратор переходит из одного состояния квазиравновесия в другое без внешних воздействий, генерируя импульсы, параметры которых зависят от параметров мультивибратора.

В ждущем режиме работы мультивибратор имеет устойчивое состояние равновесия и состояние квазиравновесия, в которое он переходит под действием внешнего запускающего импульса. В состояние равновесия он переходит самопроизвольно по истечению некоторого времени, определяемого параметрами мультивибратора. В связи с этим такой мультивибратор называют одновибратором.

В режиме синхронизации на автоколебательный мультивибратор подается синхронизируемый сигнал. Время пребывания в состояниях квазиравновесия зависит не только от параметров мультивибратора, но так же от периода синхронизирующего напряжения. При снятии синхронизирующего напряжения мультивибратор работает в автоколебательном режиме.

Схемы мультивибраторов разнообразны и по элементной базе и по построению. Рассмотрим мультивибраторы на логических элементах.