Метод измерения сдвига фаз

С ВРЕМЯИМПУЛЬСНЫМ ПРЕОБРАЗОВАНИЕМ

Измерение фазового сдвига через интервал времени характерно для цифровых фазометров (ЦФ) с преобразованием «фазовый сдвиг – интервал времени – код». Фазометры такого вида известны также под названием фазометров с времяимпульсным преобразованием (ВИП).

 

 

ФУ1, ФУ2 – формирующие устройства; & – логическое И;

= = – цифровой компаратор; G – генератор; CT – счетчик;

DC – дешифратор; ЦИ – цифровой индикатор.

 

Рисунок Г.1

 

Одна из возможных структурных схем ВИП-фазометров приведена на рисунке Г.1. Два сигнала f₁ и f₂ подаются на формирующие устройства ФУ1 и ФУ2 соответственно. Эти устройства преобразуют сигналы произвольной формы в прямоугольные по алгоритму: если на входе сигнал больше 0 вольт, то на выходе сигнал соответствующий логической 1, в противном случае на выходе логический 0.

Сигналы с формирующих устройств подаются на цифровой компаратор, на выходе которого будут присутствовать импульсы положительной полярности. Длительность этих импульсов пропорциональна сдвигу фаз сигналов f₁ и f₂.

Длительность импульса измеряется путём подсчёта количества импульсов формируемых образцовым генератором в течение измеряемого импульса.

Элемент логическое И, принимая сигналы с цифрового компаратора и генератора образцовой частоты, формирует пачку импульсов. Число импульсов в пачке N подсчитывается счетчиком, дешифруется и отображается на цифровом индикаторе. Таким образом, индикатор в конце измерения отображает число N, по которому можно определить измеряемый сдвиг фаз.

Сдвиг фаз в градусах, находится по формуле:

где – длительность периода импульсов образцового генератора, с,

– длительность периода входного сигнала (f₁ и f₂), с.

Схема электрическая принципиальная стенда для изучения метода измерения сдвига фаз приведена в приложении К.

ФУ1 и ФУ2 собраны на операционном усилителе DA1.1 и DA1.2 соответственно, устройство сравнения – на элементе DD1.1.

Все остальные функции выполняет внутрисхемный эмулятор лабораторного стенда (см. [2]).

Синусоидальный сигнал, подаваемый на стенд, неизменно поступает вход элемента DA1.2. На вход элемента DA1.1 сигнал поступает через схему сдвига фаз, собранную на элементах C1, R1 – R3 и JP1. Переключение перемычки JP1 позволяет изменять значение сдвига фазы.

 

ПРИЛОЖЕНИЕ Д

 

ЛОГИЧЕСКИЙ АНАЛИЗАТОР

Принцип работы логических анализаторов заключается в том, что изменения логических состояний в исследуемых точках, переходы из одного логического состояния в другое при наличии внешних воздействий записываются во внутреннюю память анализатора, а затем воспроизводятся на экране индикатора в виде, удобном для восприятия оператором. Наличие в анализаторе внутренней памяти позволяет контролировать как периодические, так и однократные логические процессы.

В зависимости от наличия внутреннего генератора и вида индикации, логические анализаторы подразделяются на анализаторы логических состояний (АЛС) и анализаторы временных диаграмм (АВД).

Структурные схемы использования АЛС и АВД приведены на рисунке Д.1. Основное отличие АЛС от АВД состоит в использовании внешнего сигнала для определения моментов времени запоминания очередного состояния исследуемых сигналов. У АВД для этой цели используется внутренний сигнал стробирования.

 

 

а– анализатор логических состояний

б – анализатор временных диаграмм

 

G – генератор; RAM – память; ВВ – возмущающее воздействие;

ТУ – тестируемое устройство; ЦИ – цифровой индикатор.

 

Рисунок Д.1– Структурные схемы логических анализаторов

 

Таким образом, АЛС запоминает информацию в момент изменения одного из управляющих сигналов схемы, что позволяет запоминать информацию только в те моменты времени, когда произошло её изменение. АВД производит регистрацию информации через стабильные интервалы времени, что иногда приводит к запоминанию избыточной информации, но даёт возможность воспроизвести процесс в реальном времени.

Структурная схема, приведенная на рисунке Д.2, верна как для АЛС, так и для АВД. Тактовые импульсы могут быть и внешними, и внутренними. В зависимости от типа анализатора некоторые узлы структурной схемы могут отсутствовать.

Узлы схемы имеют следующее назначение:

– компараторы обеспечивают преобразование уровней сигналов, формируемых тестируемым устройством, к уровням соответствующим логическим 0 и 1 анализатора;

– память предназначена для хранения информации. Запись в память осуществляется при помощи внешнего (АЛС) или внутреннего (АВД) тактового импульса;

– устройство управления разрешает запись в память приходящей информации после появления на входной шине управляющего слова; управляет регулятором порога переключения компараторов;

– счетчик цифровой задержки задерживает разрешение записи в память на заданное число тактовых импульсов;

– счетчик задержки запуска блокирует разрешение записи в память на заданное число запускающих слов;

– цифровой индикатор преобразует информацию, записанную в память, к виду, удобному для восприятия;

 

 

= = – компаратор; & –логическое И; RAM – память;

РПП – регулятор порога переключения; СТ ЗЗ – счетчик задержки запуска; СТ ЦЗ – счетчик цифровой задержки; УУ – устройство

управления; ЦИ – цифровой индикатор.

 

Рисунок Д.2 – Обобщенная структурная схема логического

анализатора

Схема электрическая принципиальная стенда для изучения методов построения логических анализаторов приведена в приложении Л.

Эмиттерные повторители на элементах VT1 – VT8, R1 – R16 выполняют роль буферов. Перемычки JP1 – JP8 и резисторы R17 – R24 позволяют задавать различные логические состояния на входах. Регистр DD1 необходим для фиксации логических уровней в заданные моменты времени. Все остальные функции выполняет внутрисхемный эмулятор лабораторного стенда (см. [2]).

ПРИЛОЖЕНИЕ Е