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1) 1533? 1554?
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VHDL
1. VHDL
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2. VHDL?
3. ?
4. HDL ?
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) ) , :
VHDL- , Y1=0?
) Y1<=1; Y2<=Y1+1;
) Y2<=Y1+1; Y1<=1;
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) ) , :
VHDL- , Y1=0?
) d), :
(variable- VHDL),
c) Y1:=1; Y2:=Y1+1;
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d) Y2:=Y1+1; Y1:=1;
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6) - - Cs -Tcs, ?
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9) CS ,
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3.
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4. ?
5. 9- std_logic
, , Z, , Z ! ?
6. ?
7. , - ?
VHDL
1. VHDL
2. VHDL
3. -2(and2)?
VHDL
process begin
Y<= X1 and X2 after 10 ns;
end process;
- .
4. ) ) Y1=0?
|
|
|
VHDL VERILOG
) Y1<=1; a) assign Y1=1;
Y2<=Y1+1; assign Y2=Y1+1;
) Y2<=Y1+1; b) assign Y2=Y1+1;
Y1<=1; assign Y1=1;
) d), ((variable- VHDL), reg-VERILOG)
c) Y1:=1; c) Y1=1;
Y2:=Y1+1; Y2=Y1+1;
d) Y2:=Y1+1; d) Y2=Y1+1;
Y1:=1; Y1=1;
5. ) ) Y1=0?
VHDL VERILOG
) Y1<=1; a) Y1=1;
wait for 10 ns; #10;
Y2<=Y1+1; Y2=Y1+1;
b) Y1<=1 after 10 ns; b) Y1<=#10 1;
Y2<=Y1+1; Y2<=Y1+1;
) Y1 Y2
) .
6. - () ?
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VHDL
6?
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shared variable
, signal?
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