Тема 2. Функциональные узлы комбинационного типа.

 

Функциональные узлы цифровых логических устройств разделяются на комбинационные и последовательностные. Комбинационными называются логические устройства, выходные сигналы которых в любой дискретный момент времени однозначно определяются логическими сигналами, имеющимися на их входах в тот же момент времени.

В составе функциональных узлов последовательностного типа имеются элементы памяти. Поэтому эти устройства также называются автоматами с памятью или просто цифровыми автоматами (ЦА). Выходные сигналы последовательностных устройств определяются не только сигналами, имеющимися на входах ЦА в данный момент времени, но и зависят от исходного состояния элементов памяти.

Среди комбинационных устройств на практике наиболее широко используются типовые функциональные узлы: шифраторы, дешифраторы, мультиплексоры, демультиплексоры, компараторы, преобразователи кодов, схемы контроля, сумматоры и т. д.

Шифратором называется функциональный узел комбинационного типа, преобразующий код “1 из N” в двоичный. Входам шифратора последовательно присваиваются значения десятичных чисел. При подаче активного логического сигнала на один из входов шифратора на его выходе формируется двоичный код, соответствующий номеру возбужденного входа (т. е. десятичному числу). Шифратор, имеющий 2ⁿ входов и n выходов, называется полным. Если число входов шифратора меньше 2ⁿ, он называется неполным.

Рассмотрим пример построения шифратора для преобразования десятичных чисел от 0 до 9 (десятиразрядного единичного кода) в двоично-десятичный код. Работа такого шифратора описывается следующими логическими уравнениями:

; ;

; , (3.1)

которые составляются на основании таблицы истинности.

Условное графическое обозначение шифратора и его схема, соответствующие логическим уравнениям (3.1) приведены на рис. 1. Как видно из рис. 1 в шифраторе рассматриваемого типа сигнал, подаваемый на вход x₀, не используется.

Шифратор иногда называют «кодером» (от англ. coder) и он используется, например, для перевода десятичных чисел, набранных на клавиатуре кнопочного пульта управления, в двоичные числа.

При этом на их выходах формируется двоичный код числа, соответствующего наибольшему номеру возбужденных входов. Очевидно, при наличии только одного возбужденного входа шифратор с приоритетом работает так же, как и двоичный. Приоритетные шифраторы применяются для выполнения более сложной операции, например, для выбора источника запроса на право первоочередного обслуживания (пользования каким-либо ресурсом).

Рис. 1. Условное графическое

обозначение

 

Дешифратором или декодером называется функциональный узел комбинационного типа, преобразующий n-разрядный двоичный код на входе в комбинацию сигналов на выходе в виде кода “1 из m”, где n и m – соответственно число входов и выходов дешифратора. Каждая выходная функция дешифратора однозначно соответствует одной из m возможных комбинаций входных сигналов. Другими словами, для каждой конкретной комбинации входных сигналов соответствующая ей выходная функция принимает определенное значение, равное, например логической 1, в то время как на других – значения функций ровно логическому 0. Если число входов дешифратора n связано с числом его выходов m соотношением m = 2ⁿ, то дешифратор называется полным. Если m < 2ⁿ, т. е. на выходах дешифратора реализуются не все возможные комбинации входных сигналов, то такой дешифратор называется неполным. Например, неполным называется дешифратор, имеющий 4 входа и 10 выходов, который используется для преобразования двоичного кода в двоично-десятичный. Работа дешифратора описывается таблицей истинности, аналогичной таблице истинности шифратора, только в ней входные и выходные сигналы меняются местами.

Схемотехнически дешифраторы реализуются на логических элементах (ЛЭ) И или И - НЕ. В последнем случае дешифратор называют дешифратором с инверсными выходами. В самой простой схеме дешифратора, называемой линейной, для реализации каждой выходной функции используется отдельный n-входовой логический элемент И или И - НЕ. На входы ЛЭ И (или И - НЕ) подается соот-ветствующая комбинация значений входных сигналов. Условное графическое обозначение дешифратора на ЛЭ И - НЕ приведена на рис. 2. На выходе каждого из ЛЭ И - НЕ реализуется инверсия одной из m выходных функций. В основном поле условного обозначения (рис.2) проставляются буквы DC (от английского слова Decoder). Входы дешифратора обозначаются их двоичными весами.

Микросхемы дешифраторов обычно имеют входы стробирования, актив-ные логические сигналы на которых разрешают их работу. Наличие входа стро-бирования позволяет на основе нескольких микросхем дешифраторов при необходимости увеличения разрядности входного кода построить структуры дешифраторного дерева, т. е. из малоразрядных дешифраторов получить схе-му наращивания разрядности дешифратора. Линейная схема дешифратора, нашедшая широкое распространение в интегральном исполнении и содержит минимальное число ЛЭ и имеет наибольшее быстродействие по сравнению с каскадными (пирамидальными и прямоугольными) дешифраторами.

Быстродействие линейного дешифратора практически определяется задержкой переключения одного логического элемента. Однако при увеличении разрядности n входного кода проявляются преимущества каскадных дешифраторов, схемы Рис. 2 которых оказываются проще одноступенчатых дешифраторов по числу необходимых элементарных (двухвходовых) ЛЭ.

Однако следует отметить, что упрощение структуры дешифраторов всегда сопровождается уменьшением его быстродействия. Дешифраторы применяются для построения различных комбинационных устройств: мультиплексоров, демультиплексоров, преобразователей кодов и т. д. В запоминающих устройствах с помощью дешифраторов выбираются ячейки для считывания или записи информации. В системах ввода/вывода дешифраторы применяются для выбора одного из многих портов, посылающих или принимающих данные.

Наряду с дешифраторами типа “1 из 2ⁿ” существуют и дешифраторы специального назначения, преобразующие коды или числа в те или иные нужные в частных случаях формы. Например, с помощью специального дешифратора можно осуществить преобразования кода 8421 BCD в семисегментный код. Такой дешифратор-преобразователь позволяет выбрать определенный набор сегментов светового индикатора так, чтобы получить на нем изображение десятичной цифры, представленной в коде 8421 BCD (в четырехбитовом двоично-десятичном коде) на входах дешифратора.

Мультиплексором называется комбинационное устройство, предназначенное для управляемой передачи информации, поступающей по нескольким входным каналам на один выход. Кроме информационных входов в мультиплексоре имеются адресные (управляющие) и стробирующие входы, разрешающие работу мультиплексора. Сигналы на адресных входах определяют, какой из информационных входов в данный момент подключен к выходу. Обычно между числом информационных входов m и числом адресных входов n действует соотношение m = 2ⁿ.

Работа мультиплексора, имеющего 1 стробирующий, 2 адресных и 4 информационных входа, описывается следующим логическим уравнением:

(2)

 

где Е – сигнал на входе стробирования, активный уровень которого разрешает работу мультиплексора.

Если на стробирующий вход разрешения работы Е подан сигнал логической 1 (Е = 1), то выходной сигнал мультиплексора становится равным нулю, независимо от значений информационных и адресных сигналов (i = 0, 1, 2, 3 и j = 0, 1). Схема мультиплексора, соответствующая логическому уравнению (3.2) и его условное графическое обозначение, приведены на рис. 3.

В схеме на рис. 3 двухвходовые логические элементы И - НЕ управляются выходными сигналами дешифратора, на входы которого подаются адресные сигналы. Таким образом, с помощью дешифратора выбирается один из четырех двухвходовых элементов И-НЕ, и через него и ЛЭ И - НЕ с 4-мя входами во второй ступени информация с входной линии передается на выход. При этом быстродействие мультиплексора определяется суммой задержек распространения сигналов в дешифраторе и в двух ЛЭ И - НЕ.

 

а) б)

Рис. 3. Схема мультиплексора (а) и его условное графическое обозначение (б)

Мультиплексоры обозначают через MUX (от англ. multiplexor) или MS (multiplexor selector). Вход разрешения работы Е используется также для расширения функциональных возможностей мультиплексора, например, для увеличения числа информационных входов (наращивания разрядности входного слова) мультиплексора и синхронизации его работы с работой других устройств.

Мультиплексоры являются универсальными логическими устройствами, на основе которых создаются различные комбинационные и последовательностные схемы. Мультиплексоры часто применяются в качестве коммутаторов-селекторов сигналов для преобразования параллельного кода в последовательный. Мультиплексоры также применяются для реализации так называемого комбинационного устройства сдвига, обеспечивающего сдвиг двоичного числа по разрядам.

Демультиплексором называется комбинационное логическое устройство, предназначенное для управляемой передачи данных с одного информационного входа в один из нескольких выходов, в зависимости от сигналов на его адресных входах. Таким образом, демультиплексор выполняет функцию, обратную функции мультиплексора и в общем случае имеет один информационный вход, n адресных входов и m информационных выходов. Обычно так же, как и у мультиплексоров, m = 2ⁿ. В таком случае демультиплексор называется полным, а при m < 2ⁿ демультиплексор называется неполным.

Работа демультиплексора, имеющего 2 адресных входа, 4 информационных выхода, 1 информационный вход и вход стробирования описывается следующими логическими уравнениями:

 

(3)

Схема демультиплексора, построенная на ЛЭ И - НЕ согласно уравнениям (3), и его условное графическое обозначение приведены на рис. 4. Демультиплексоры обозначают через DMS или DMX. Следует отметить, что в схеме демультиплексора на рис. 4, а для управления логическими элементами И - НЕ можно использовать дешифратор на 2 входа. Для наращивания числа выходов демультиплек-сора применяется тот же прием, что и при увеличении числа входов мультиплексора. Демульти-плексоры широко используются для преобразования последовательного кода в параллельный. Де-мультиплексор можно использовать в режиме дешифратора, если на его информационный вход подать стробирующий сигнал

 

а) (б)

Рис. 4. Схема демультиплексора (а) и его условное графическое обозначение (б)

Цифровые компараторы выполняют сравнение двух чисел, представленных в двоичном коде. Число входов компаратора определяется разрядностью сравниваемых двоичных кодов чисел a и b. Цифровой компаратор имеет три выхода, на которых формируются сигналы: – если коды двух двоичных чисел a и b равны между собой (a = b); – если код числа a больше кода b (a > b); – если a < b.

Работу компаратора при сравнении двух одноразрядных кодов чисел a и b можно описать с помощью следующих логических уравнений:

(4)

 

 

Схема одноразрядного компаратора, построенная на основании уравнений (4), приведена на рис. 5.

Рис. 5. Схема одноразрядного компаратора

 

Из схемы одноразрядного компаратора следует что, если a = b, то , иначе, т. е. при a b, . Если a > b, т. е. a = 1, b = 0, то , а если a < b, т. е. a = 0, b = 1, то .

Таким образом, при любой комбинации входных сигналов активный (единичный логический сигнал может быть сформирован только на одном из выходов компаратора. При построении схем компараторов для сравнения многоразрядных двоичных кодов обычно используют метод блочного конструирования или декомпозиции задачи.

Сумматор, являющийся одним из основных узлов арифметико-логического устройства (АЛУ), предназначен для выполнения операций арифметического сложения и вычитания чисел, представленных в виде двоичных кодов. При этом операция вычитания выполняется через сложения с применением обратных и дополнительных кодов. Существует множество вариантов построения сумматоров. Различают одноразрядные и многоразрядные сумматоры. Такая классификация сумматоров выполняется по числу разрядов кодов слагаемых. Многоразрядные сумматоры делятся на последовательные и параллельные. В последовательных сумматорах операция сложения выполняется последовательно, разряд за разрядом, начиная с младшего. В параллельных сумматорах все разряды входных кодов слагаемых суммируются одновременно, а сигнал переноса формируется различными способами. В соответствии с этим различают параллельные сумматоры с последовательным, параллельным, групповым, цепным и параллельным межгрупповым переносами.

Одноразрядный сумматор, условное графическое обозначение которого показано на рис.6, имеет три входа (два слагаемых и перенос из младшего разряда) и два выхода, на которых формируются функции суммы S и переноса P в соседний старший разряд. Логические выражения для функций суммы S_i и переноса P_i в соответствии с таблицей истинности одноразрядного сумматора имеют вид

 

 

 

Рис. 6. Условное обозначение (5)

одноразрядного сумматора

 

Схемотехнически реализация уравнений одноразрядного сумматора может быть выполнена на ЛЭ любого типа. При реализации на ЛЭ И - НЕ берется двойная инверсия над уравнениями (5) и преобразовывается по теореме Де-Моргана инверсия дизъюнкции в конъюнкцию инверсии.

По уравнению (5) может быть построена схема одноразрядного сумматора, которая относится к схемам комбинационного типа. В таких схемах сигналы на выходах присутствуют до тех пор, пока действуют сигналы на входах.

Основной задачей синтеза схем сумматоров является сокращение аппаратной сложности и снижение времени задержки распространения переноса. Ряд схем имеет определенные преимущества реализации в том или ином базисе логических функций. Одноразрядный сумматор можно использо-вать для выполнения операции сложения двух многоразрядных кодов. В таком сумматоре, называемом последовательным сумматором, операнды обрабатываются поочередно разряд за разрядом, начиная с младшего. Операция сложения двух n-разрядных кодов выполняется последовательно разряд за разрядом и начинается с суммирования младших разрядов кодов. После сложения кодов в каждом i-м разряде на выходах одноразрядного сумматора формируются сигналы суммы S_i для i-го разряда и переноса P_i (I = 0,1, 2, …, n – 1) в i + 1-й разряд. Схема последовательного сумматора имеет относительно простую структуру. Однако получаемое таким образом упрощение аппаратных средств приводит к существенному снижению быстродействия сумматора. Отсюда следует, что для повышения быстродействия необходимо применять параллельные сумматоры.

Параллельный сумматор с последовательным переносом строится как цепочка одноразрядных сумматоров, соединенных последовательно по цепям переноса. В параллельном сумматоре операция сложения выполняется одновременно по всем разрядам кодов слагаемых. На входы одноразрядных сумматоров каждого i-го разряда поступают коды слагаемых и соответствующего разряда, а также перенос из i-го разряда. На вход сумматора самого младшего разряда подается сигнал переноса P_вх, равный 0. Сигнал переноса с выхода сумматора нулевого разряда подается на вход переноса сумматора первого разряда и т. д.

Распространение переноса будет сопровождаться установлением правильных сигналов на выходах одноразрядных сумматоров. В течение всего времени распространения переноса и формирования сигналов на входах сумматоров постоянно должны присутствовать соответствующие коды слагаемых и . Таким образом, перенос распространяется последовательно от разряда к разряду (начиная с нулевого) через все n разряды, поэтому время суммирования (формирование кода суммы ) с момента одновременной подачи кодов слагаемых пропорциональна разрядности сумматора и определяется как .

Параллельные сумматоры с параллельным переносом имеют максимальное быстродействие. В них отсутствуют процессы последовательного распространения сигналов переноса от разряда к разряду, и результаты во всех разрядах вырабатываются одновременно параллельно во времени.

Очевидно, что при увеличении разрядности кодов слагаемых применение сумматора с параллельным переносом позволяет существенно повысить скорость суммирования. Однако реализация таких сумматоров требует большого количества ЛЭ с высокой нагрузочной способностью и большим числом входов. Поэтому в тех случаях, когда количество разрядов кодов слагаемых достаточно большое (n > 8) применяют сумматоры с групповой структурой.

В сумматорах с групповой структурой одноразрядные сумматоры объединяются в L-группы из m-разрядов каждая, т. е. . При этом в группах обычно реализуется параллельный перенос, а между группами сигнал переноса может вырабатываться различными способами. В соответствии с этим различают сумматоры с цепным (последовательным) и параллельно-параллельным переносами, которые получили наибольшее распространение.

 

Основная литература

1[44:67], 2[41:75], 3[604:613].

Дополнительная литература

5[97:110].

Контрольные вопросы

1. Составьте таблицу истиности поясняющую работу полного дешифратора для случая трех входных переменных

2. Нарисуйте услово-графическое обозначение дешифратора на логических элементах И-НЕ, предназначенного для преобразования двоичного кода в двоично-десятичный код, для чего используются входы стобирования дешифратора?

3. Для чего предназначены мультиплексор и демультиплексор?

4. Нарисуйте схему однобитного компаратора и объясните его работу.

5. Постройте таблицу истинности полного одноразрядного суммматора.

6. Какие способы формирования сигналов переноса используются в параллельных (многоразряд-ных) сумматорах?

 

Тема 3. Функциональные узлы последовательностного типа.

Триггер, представляющий собой запоминающий элемент с двумя устойчивыми состояния-ми, находит широкое применение для построения регистров, счетчиков и других цифровых устройств ЭВМ. Состояние триггера определяется по его выходному сигналу и в зависимости от уровня последнего кодируется цифрами 0 или 1. Триггер имеет два выхода: прямой Q и инверс-ный . Если триггер находится в состоянии 0, то на его прямом выходе сигнал равен логическо-му 0, а на инверсном – логической 1 (Q = 0 и = 1). Еcли триггер находится в состоянии 1, то Q = 1, = 0. В интегральной схемотехнике применяются триггеры: RS-, JК-, D-, DV-, Т-, ТV- типов. По способу записи информации различают триггеры: асинхронные и синхронные (или тактируемые). Запись информации в асинхронный триггер осуществляется с поступлением информационных сигналов на его входы. Запись информации в синхронные триггеры осу-ществляется только при подаче разрешающего тактового импульса на вход синхронизации. Тактируемый триггер может работать в синхронном и асинхронном режимах.

В зависимости от числа тактирующих импульсов (ТИ), необходимых для записи информации в триггер, синхронные триггеры подразделяются на однотактные и многотакт-ные. Для перевода n-тактного триггера из одного состояния в другое необходимо подать на синхронизирующий вход n ТИ.

Однотактные триггеры делятся на:

1) триггеры, работающие по уровню ТИ;

2) триггеры с внутренней задержкой.

Формирование нового состояния триггеров первой группы происходит одновременно с поступлением ТИ. Формирование нового состояния триггеров с внутренней задержкой происходит лишь после окончания действия ТИ.

Асинхронные и синхронные триггеры.

Работу триггера можно описать с помощью таблицы переходов (табл. 1) или логической формулой (т. е. характеристическим уравнением), полученной на основании анализа этой таблицы. Согласно табл. 1, триггером RS-типа называют запоминающий элемент с двумя устойчивыми состояниями, имеющий два информационных входа R и S, такие, что при S = 0 и R = 1 триггер принимает состояние "0" ( = 0), а при S = 1 и R = 0 устанавливается в состояние "1" ( = 1). Если S = 0 и R = 0, то состояние триггера не изменяется ( = ). При S = R = 1 состояние триггера является неопределенным (после снятия входных сигналов). Поэтому цифровые логические устройства на основе RS-триггеров должны строиться с учетом исключения комбинаций сигналов R = S = 1.

Таблица1

Объединенная таблица переходов RS, JK, DV и TV-триггеров

 

		Qn+1
		RS	JK	DV	TV
		?

 

Рассмотрим некоторые схемы асинхронных и синхронных триггеров RS-типа. На рис. 1, а и б приведены схемы асинхронного RS-триггера на ЛЭ И - НЕ и ИЛИ - НЕ. Триггер на рис. 1, б принимает состояние “1” (Q = 1) при S_а = 1 и R_а = 0, а состояние “0” (Q = 0) при R_а = 1 и S_а = 0.

Комбинация сигналов R_а = S_а = 1 для них является запрещенной. Триггер на рис. 1, а устанавливается в состояние “1” (Q = 1) сигналами = 0 и = 1, а в состояние “0” (Q = 0) сигналами = 0 и = 1. Для этого триггера запрещенной является комбинация сигналов = = 0. Асинхронные RS-триггеры являются базовыми элементами для построения схем синхронных триггеров RS-, D-, JK- и Т-типов.

 

 

а)б)в)г) д)

Рис. 1. Схемы асинхронных триггеров RS-типа на ЛЭ И - НЕ (а) и ИЛИ - НЕ (б) и условные обозначения синхронных триггеров RS-типа на ЛЭ И - НЕ (в) и ИЛИ - НЕ (г) и D-типа(д)

Синхронные RS-триггеры имеют информационные входы S(), R() и тактирующий вход (для синхронизации) T(), а также асинхронные входы (S_а) и (R_а) начальной установки триггера. У RS-триггера в базисе ИЛИ - НЕ (рис. 1, г) входы , и - инверсные, что отмечено на условном обозначении кружками.

RS-триггер на рис. 1, в при отсутствии тактового сигнала, т. е. при Т = 0 (триггер на рис. 1, г при = 1) сохраняют предыдущее состояние, т. е. . Запись в RS-триггеры информации, которая поступает на их входы S() и R(), начинается только с поступлением на тактовый вход импульса Т = 1( = 0). При этом, если Т = 1, то синхронный RS-триггер на рис. 1, в, работает согласно табл. 1.

Синхронный D-триггер, называемый также триггером задержки, функционирует так: информацион-ный сигнал на входе D, действующий в момент времени появляется на выходе триггера в момент времени если тактовый импульс Т = 1. На рис. рис. 1, д показана условное обозначение синхрон-ного D-триггера, которая тактируется сигналом Т = 1. Независимо от информации (уровня сигнала) на входе D, состояние триггера не изменяется, если отсутствует тактовый импульс, т. е. Т = 0.

Однотактные триггеры с внутренней задержкой

Большинство синхронныхтриггеров с внутренней задержкой строятся по двухступенчатой схе-ме “MS”. Обычно в качестве М- и S-триггеров применяются одноступенчатые синхронные триггеры.

Основными разновидностями MS-триггеров, новая информация на выходе которых устанавливается только после снятия тактирующего импульса, являются:

- MS-триггеры с инвертором;

- MS-триггеры с запрещающими связями;

- MS-триггеры с разнополярным управлением.

Наряду с MS-триггерами со статическим управлением записью в интегральной схемотехнике достаточно широко применяются однотактные триггеры с внутренней задержкой, построенные по схеме "трех триггеров". Такие триггеры называются триггерами с динамическим управлением, выполняются на ЛЭ И - НЕ или ИЛИ - НЕ и включают 3 асинхронных триггера (один основной и два вспомогательных).

Регистры – наиболее распространенные функциональные узлы ЭВМ, предназначенные для приема, хранения и выдачи информации (кода числа, слова или части слова). Кроме того, регистры служат для выполнения операций сдвига слова влево или вправо на требуемое число разрядов. На регистрах также осуществляются преобразования последовательного кода в параллельный и наоборот, а в отдельных случаях выполняются поразрядные операции:

- логическое сложение;

- логическое умножение и сложение по модулю два.

На практике широко применяются регистры с мультиплексными входами, обладающие возможностью приема информации от нескольких источников, т. е. с разных направлений в зависимости от управляющих сигналов на его входе.

Существует большое разнообразие регистров, которые отличаются друг от друга способом приема (записи) информации, синхронизацией и т. д.

В регистрах с однотактной синхронизацией используются двухступенчатые триггеры с внутренней задержкой, переключаемые фронтом тактирующего импульса. Обычно регистры строятся на основе триггеров D-, DV-, RS- и JK-типов, число которых соответствует числу разрядов в слове, которое хранится в регистре. Слово в регистре хранится в виде комбинации двоичных сигналов “0” и “1”. В регистрах применяются также вспомогательные схемы на логических элементах, которые обеспечивают выполнение различных операций: приема, сдвига и выдачи информации и т. д.

Регистры делятся на параллельные, последовательные и параллельно-последовательные.

В параллельных регистрах, которые служат для хранения информации, запись и выдача слов осуществляются одновременно по всем разрядам. На них выполняются также поразрядные логические операции над словами.

В последовательных регистрах запись слова осуществляется последовательно разряд за разрядом, начиная с младшего или старшего разряда, путем последовательного сдвига кода тактирующими импульсами. Поэтому они называются сдвигающими регистрами. Сдвигающие регистры делятся на простые и реверсивные.

Параллельно-последовательные регистры имеют входы как для параллельного, так и для последовательного приема кода слова. На них также выполняется преобразование параллельного кода в последовательный и наоборот.

В зависимости от количества каналов, по которым поступает информация на входы разрядных триггеров, регистры делятся на однофазные и парафазные. В парафазных регистрах информация на каждый разряд поступает по двум каналам (прямому и инверсному). В однофазных регистрах информация поступает на каждый разряд только по одному каналу (прямому или инверсному). Парафазные регистры выполняются на триггерах RS- или JK-типов, а однофазные – на основе триггеров типа D.

В качестве примера на рис. 2 показана схема регистра с парафазным приемом информации, выполненная на синхронных триггерах RS-типа.

 

 

Рис. 2. Параллельный регистр на RS-триггерах с парафазным приемом информации

Таким образом, в параллельный регистр ввод (запись) и вывод (считывание) информации производятся параллельным кодом. Считывание производится в прямом или обратном коде.

В последовательные или сдвигающие регистры запись кода слова осуществляется последова-тельно, для чего на синхронизирующий(е) вход(ы) регистра подаются серии сдвигающих тактовых импульсов. В сдвигающих регистрах с однотактной синхронизацией при поступлении каждого тактирующего импульса по его заднему фронту осуществляется сдвиг одновременно всего слова на один разряд вправо (от старших разрядов к младшим). В реверсивных регистрах сдвиг кода слова осуществляется вправо или влево (от младших разрядов к старшим) в зависимости от значений управляющих сигналов, опре­деляющих направление сдвига.

Простейшая схема сдвигающего регистра с однотактной синхронизацией и однофазным приемом информации показана на рис. 3.

 

 

Рис. 3. Однофазный сдвигающий регистр с однотактной синхронизацией

Цифровые счетчики предназначены для подсчета входных импульсов и фиксации их числа в том или ином двоичном коде (прямом, дополнительном и др.). Основными операциями, выполняе-мыми счетчиками, являются:

- инкремент – увеличение их содержимого (хранящегося кодо-вого слова) на единицу;

- декремент – уменьшение кодового слова в счетчике на единицу.

В системах цифровой обработки информации счетчики могут быть использованы также для:

- хранения кодового слова и выдачи его в параллельной форме;

- преобразования числа импульсного кода в двоичный код;

- деления частоты;

- формирования адресов в устройствах управления и т. д.

Основными параметрами счетчиков являются модуль счета (или коэффициент пересчета) К_сч и быстродействие счетчика. Модуль счета характеризуется числом устойчивых состояний счетчика и определяется максимальным числом импульсов, которое может быть сосчитано счетчиком. После поступления на счетный вход счетчика К_сч импульсов счетчик устанавливается в исходное состояние.

Быстродействие счетчика характеризуется временем установления кода счетчика t_уст и частотой поступления счетных импульсов f_сч. Частота f_сч выбирается исходя из условия f_сч £ 1/(t_И + t_уст), t_И ³ t_Т, где t_И – длительность входного импульса; t_Т – задержка переключения триггера. Для счетчиков, построенных на триггерах с внутренней задержкой, t_уст определяется максимальным временным интервалом между моментом окончания действия входного импульса и моментом установления нового кода в счетчике, т. е. когда устанавливаются переходные процессы во всех разрядах счетчика. В счетчиках, выполненных на синхронных триггерах с внутренней задержкой, переключение разрядов происходит после окончания входного импульса.

Счетчики классифицируются по различным признакам, основными из которых являются: способ кодирования, направление счета, способ организации межразрядных связей и т. д.

В зависимости от способа кодирования слов, формируемых на счетчиках, различают счетчики с позиционным (взвешенным) и непозиционным (недвоичным) кодированиями. В счетчике с позиционным кодированием число импульсов К_L, поступивших на его счетный вход, определяется как

, (1)

 

где N – число разрядов счетчика; c_i – логическое состояние триггера i-го разряда; b_i – вес i-го разряда счетчика. Например, для 4-х разрядного счетчика с позиционным кодированием (функционирующем в коде 8421) веса разрядов b_i имеют следующие значения: b₀ = 1 (вес младшего разряда); b₁ = 2; b₂ = 4 и b₃ = 8.

В счетчиках с недвоичным кодированием разряды не имеют фиксированных весов, и для определения связи между числом импульсов К_L, поступивших на вход счетчика, и его состоянием используются более сложные, чем (1), выражения. Обычно такая связь устанавливается с помощью таблицы соответствия. К счетчикам с недвоичным кодированием относятся счетчики Джонсона, счетчики в коде Грея, счетчики на сдвигающих регистрах вида 1/N, 2/N и т. д.

В цифровых устройствах широкое применение нашли счетчики с позиционным кодированием, которые по значению модуля счета подразделяются на:

- двоичные (модуль счета у таких счетчиков равен целой степени двойки, т. е. К_сч = 2^N);

- двоично-кодированные с произвольным модулем счета ( < К_сч < 2^N).

По направлению счета счетчики делятся на суммирующие, вычитающие и реверсивные. Суммирующий счетчик выполняет прямой счет (операцию инкремента), т. е. после поступления на его вход очередного импульса содержимое счетчика увеличивается на 1. Вычитающий счетчик производит обратный счет, т. е. выполняет операцию декремента. Реверсивный счетчик в зависимости от управляющих сигналов может вести счет как в прямом, так и в обратном направлениях. По способу организации связей (или переноса) между разрядами различают счетчики с последовательным, параллельным и комбинированным переносами.

Двоичные счетчики.

Схемотехнически двоичные счетчики реализуются на базе синхронных триггеров с внутренней задержкой T-, TV-, D-, DV-, RS- и JK-типов, выполненных по схеме M-S или трех триггеров (с динамическим управлением). Наиболее простую структуру имеют двоичные счетчики с последовательным переносом, которые также называются асинхронными. В таких счетчиках импульс счета подается только на вход триггера 0-младшего разряда, а на вход каждого i-го триггера в последующих разрядах поступает сигнал переноса P_i, снимаемый с выхода триггера предшествующего i-1-го разряда. В результате этого при изменении состояния счетчика переключение разрядных триггеров происходит последовательно во времени.

При построении схем двоичных счетчиков с модулем К_сч = 2^N используется N триггеров с внутренней задержкой, соединенных между собой последовательно цепями переноса.

Вычитающий счетчик работает аналогично суммирующему счетчику, если в схеме последнего тактовый вход каждого i-го триггера подключить к инверсному выходу i – 1-триггера, а асинхронные входы S_a использовать для установки начального кода числа, равного К_сч – 1.

При построении схем реверсивного счетчика для определения направления счета необходимо между разрядами использовать дополнительные элементы И – ИЛИ (или И – НЕ).

Двоично-кодированные счетчики.

В цифровой вычислительной технике нередко используются счетчики, модуль счета К_сч которых не равен целой степени числа 2 (К_сч ¹ 2^N). При этом число, определяемое разностью 2^N - К_сч, соответствует количеству запрещенных ("лишних") состояний К_зс. Принцип схемотехнической реализации таких счетчиков заключается в исключении "лишних" устойчивых состояний у двоичных счётчиков с модулем счёта, равным 2^N, т. е. в организации цепей, запрещающих некоторые состояния.

В зависимости от того, какие состояния счетчика считаются запрещенными, различают счетчики с естественным порядком счета, с начальной установкой кода и с принудительным насчетом.

В счетчиках с естественным порядком счета счет ведется так же, как и в суммирующих двоичных счетчиках (начиная от 0), с той лишь разницей, что в таких счетчиках цикл их работы заканчивается с поступлением К_сч-го по счету импульса (К_сч < 2^N).

Основным назначением распределителей является формирование последовательности сигналов, используемых для управления работой устройств цифровых систем. Распределители также широко применяются при разработке программно-временных устройств, коммутаторов и др. Сигналы, подаваемые на входы распределителей, называемые переключательными, поочередно передаются на тот или иной выход (канал) распределителя, включая его в активное (рабочее) состояние. По виду формируемых на рабочих каналах сигналов различают распределители уровней (потенциалов) и распределители импульсов.

На рис. 4 приведена структурная схема распределителя сигналов и временные диаграммы его работы, где Г – генератор импульсов; Р – распределитель сигналов с потенциальными (y₀, y₁, …, y_n-1) и импульсными (F₀, F₁, …, F_{n -1}) выходами. Из временной диаграммы на рис. 4, б видно, что распределители уровней характеризуются тем, что паузы между активными состояниями каналов отсутствуют. Длительность сигналов в каждом из его n-каналов равна периоду следования переключающих импульсов Т_п. Формирование рабочего уровня сигнала в активном канале распределителя уровней происходит или во время действия очередного переключающего импульса (рис. 4, б) или после окончания его действия (в схемах распределителей на триггерах с внутренней задержкой).

Следует отметить, что распределители уровней являются основой для схемотехнической реализации распределителей импульсов, которые характеризуются тем, что рабочий импульс формируется в активном канале во время действия переключающего или специального стробирующего импульса. При этом длительность импульсов, формируемых в активном канале, обычно равна длительности стробирующего импульса.

 

 

а) б)

 

Рис. 4. Структурная схема распределителя сигналов (а) и временные диаграммы (б)

 

Основная литература

1[75:112], 2[103:115,143:165], 3[554:573].

Дополнительная литература

5[150:195].

Контрольные вопросы

1. Как различаются триггеры по способу записи информации?

2. Составьте таблицу переходов триггера JK-типа.

3. Для выполнения каких поразрядных операции могут быть использованы регистры?

4. Как осуществляется запись кода слова в последовательный (сдвигающий) регистр?

5. Как делятся счетчики по направлению счета?

6. Какие типы триггеров используются для построения счетчиков?

Тема 4. Полупроводниковые запоминающие устройства.

Запоминающее устройство (ЗУ) предназначено для приема, хранения и выдачи информации – кодов команд и данных. Информация в ЗУ (памяти) хранится в ячейках в виде двоичных кодов. Единицей измерения количества информации является бит, который численно может принимать значения логического 0 или логической 1. Обычно информация, равная одному биту, хранится в элементарной ячейке, называемой запоминающим элементом (ЗЭ). Каждая ячейка ЗУ имеет свой адрес. Минимальной адресуемой единицей хранения информации в ЗУ обычно является байт, состоя-щий из 8-ми информационных бит.

Основными параметрами ЗУ являются: ёмкость и быстродействие памяти, а также удельная стоимость хранения единицы данных (цена накопителя с носителями, отнесённая к единице хранения, т. е. байту или мегабайту). От значений этих параметров ЗУ во многом зависит эффективность использования аппаратных и программных средств ЭВМ. Ёмкость ЗУ «С» характеризует максимальный объём хранимой информации и определяется количеством ячеек памяти. Ёмкость ЗУ измеряется в битах или количестве слов (N) с указанием их длины (разрядности L). Для измерения больших объёмов информации используются приставки кило (К) и мега (М), обозначающие соответственно 1 Кбит = 1024 бита и 1 Мбит = 1 048 576 битов. Количество и разрядность хранимых слов зависят от организации ЗУ (NxL). Например, ЗУ ёмкостью С = 16 Мбит может иметь организацию выборки 1х16 М, 2х8 М, 4х4 М, 8х2 М или 16х1 М. При этом в зависимости от организации ЗУ операции запись – считывание информации производятся в одном (одноразрядная выборка) или нескольких (словарная выборка) запоминающих элементах памяти. В случае словарной выборки одновременно выбирается слово или его часть, хранящаяся в 2, 4, 8 и т. д. ЗЭ памяти.

Быстродействие определяется временем доступа t_дост., длительностью физических процессов записи или считывания и временем регенерации t_рег., необходимым (в динамических ЗУ) для восстановления разрушенной при считывании информации. Для некоторых типов ЗУ (например, ЗУ статического типа), в которых считывание происходит без разрушения информации, операция регенерации не проводится, t_рег = 0. Под временем доступа понимается усредненная задержка начала обмена полезной информации относительно момента подачи сигнала запроса на запись или считывания данных.

В составе современных ЭВМ используются различные типы ЗУ, которые классифицируются по назначению, способу доступа, принципу действия и хранения информации и т. д.

По способу организации доступа (выборки) запоминающие устройства делятся на ЗУ с произвольным (непосредственным), прямым и последовательным доступами. ЗУ с произвольным доступом или произвольной выборкой (ЗУПВ) представляет собой матричный набор ячеек памяти. В ЗУПВ время доступа и, следовательно, цикл обращения к любой ячейке для записи или считывания информации не зависят от места расположения (адреса) ячейки в матричном наборе. В ЗУ с прямым доступом, к которым относятся ЗУ на дисках (внешняя память), обращение производится также в произвольном порядке, но не к ячейкам, а к блокам данных (файлам), обрамляемых специальными символами начала и конца. Дисковая память имеет относительно низкую стоимость и несколько больше время доступа по сравнению с внутренней памятью. Дисковая память с прямым доступом так же, как и внутренняя память, является обязательным атрибутом ПК.

В ЗУ с последовательным доступом, характерным примером которого является ЗУ на магнитных ленточных носителях, информация хранится так же, как и в ЗУ на дисках, в виде блоков, которые в пределах одного носителя имеют последовательные адреса. Для доступа к какому-либо блоку по его заданному адресу в ЗУ такого типа необходимо найти некоторый маркер начала магнитной ленты (тома). После этого последовательно (холостым чтением) просмотреть все блоки, предшествующие заданному, что приводит к зависимости времени доступа от адреса блока. Несмотря на существенный недостаток (чрезмерно большое время доступа и очень низкая скорость обмена) ЗУ с последовательным доступом из-за дешевизны применяются для хранения больших объёмов информации (архивов), к которой не требуется оперативного доступа.

К последовательным ЗУ относятся также регистровые ЗУ, находящиеся в составе процессора, ЗУ на приборах с зарядовой связью (ПЗС) и буферная память, применяемая в терминалах и других вычис-лительных устройствах (например, в контроллерах периферийных устройств) для хранения информации при обмене ею между различными по быстродействию устройствами. Примерами буферной памяти являются видеопамять для дисплейного адаптера, FIFO – буферы СОМ-портов с дисциплиной «первый пришел – первый вышел» (First in – first out) и стековые ЗУ, в которых считывание происходит из очереди слово за словом в порядке обратном записи, т. е. реализуется дисциплина «Last in – last out» (LIFO).

В запоминающих устройствах с произвольной выборкой доступ к информации, хранимой в ячейке, осуществляется по её адресу. В ассоциативных ЗУ, в отличие от адресных, поиск информации осуществляется не по её расположению в памяти (адресу или месту в очереди), а по некоторому ассоциативному признаку, согласно которому сравниваются на соответствие (совпадение) определенные поля слов (тегов) с признаком, задаваемым входным словом (теговым адресом).

ЗУ по выполняемым функциям подразделяются на оперативные и постоянные. Оперативное запоминающее устройство (ОЗУ) служит для записи, хранения и считывания информации, которая может изменяться процессором в любой момент времени. Постоянное ЗУ (ПЗУ) выполняет только хранение и выдачу постоянно записанной информации, которую процессор может только считывать. Таким образом, к информации, хранимой в ОЗУ и ПЗУ, процессор имеет непосредственный доступ.

ОЗУ обычно называют ЗУ с произвольным доступом (Random Access Memory, RAM). Произвольность доступа подразумевает возможность операции записи или считывания с любой ячейки ОЗУ в произвольном порядке. ПЗУ (Read Only Memory, ROM) также работает с произвольной выборкой, т. е. обеспечивает одинаковый доступ ко всем ячейкам. Однако в ПЗУ в ходе работы системы либо не изменяется ранее записанная информации, либо её замена требует на много порядков больше времени, чем при считывании.

По принципу работы запоминающих элементов и хранения информации в ЗЭ оперативные ЗУ подразделяются на динамические и статические. В динамических ОЗУ для восстановления и сохранения записанной информации требуется периодически проводить процесс регенерации. В статических ОЗУ, в отличие от динамических, информация в режиме хранения, т. е. при отсутствии обращения (но при включённом питании), сохраняется сколь угодно долго (без регенерации).

В общем случае ЗУ с произвольным доступом или с произвольной выборкой (ЗУПВ) состоит из нескольких модулей, которые проектируются из однотипных микросхем, реализуемых в виде БИС и СБИС на основе биполярной или МОП-технологии.

Микросхемы памяти могут иметь словарную организацию (однокоординатную выборку, одномерную адресацию) или матричную организацию (двухкоординатную выборку, двумерную адресацию). Словарная организация микросхем памяти характерна для ЗУ со структурой типа 2 D, а матричную организацию имеют, как правило, ЗУ типа 3 D.

При словарной организации микросхем памяти осуществляется одномерная адресация, при которой обращение производится ко всем запоминающим элементам (ЗЭ) выбранной строки микросхем. Выборка строки матрицы ЗЭ микросхемы, которая представляет собой ячейку для хранения слова или части слова, производится с помощью одного адресного дешифратора (DC), работающего при наличии сигнала выбора микросхемы по логике «1» из 2^m, где m – число входных линий DC; 2^m – число выходных линий DC, которые называются линиями выборки слова (строки). Число 2^m соответствует числу слов К, хранимых в ми- кросхеме памяти. На m входные линии DC подаётся адрес нужной строки, т. е. ячейки микросхем и в соответствии с этим на одной из 2^m-линий выборки слова устанавливается сигнал логической 1, а на всех остальных – сигнал логического 0. Сигнал логической 1 на линии выборки слова разрешает операцию считывания или записи во всех ЗЭ выбранной строки микросхемы.

Микросхемы со словарной организацией (одномерной адресацией) применяются в ЗУ со структурой типа 2 D, для которых характерна относительно малая информационная ёмкость.

Увеличение ёмкости микросхемы памяти со словарной организацией при заданной разрядности хранимого слова возможно только за счёт увеличения количества слов, т. е. числа строк матрицы. Это приводит к увеличению количества выходов (размерности) DC, т. е. к усложнению его структуры. Например, при адресном входе m = 10 DC имеет 2¹⁰ = 1024 выходов, каждый из которых должен соединяться с ЗЭ в строке.

Таким образом, для уменьшения размерности адресного DC и, следовательно, числа внешних выводов микросхемы ЗУ, а также для упрощения встроенных схем обрамления (усилителей записи и считывания) применяются микросхемы ЗУ с матричной организацией, в которые производится побитовое запись – считывание информации. Для этого в микросхемах с матричной организацией используются два дешифратора DC_X и DC_Y c m/2 с адресными входами и 2^m/2 выходными линиями (считается, что m – число чётное, а матрица ЗЭ – квадратная), с помощью которых осуществляется двухкоординатная выборка (двумерная адресация). Выходные линии дешифратора DC_X служат для выборки строки, а DC_Y – для выборки столбца матрицы ЗЭ. Общее число выходных линий в двух дешифраторах равно 2 * 2^m/2 = 2^m/2+1, что существенно меньше количества выходных линий (2^m ) при одном адресном дешифраторе DC в микросхемах со словарной организацией. На микросхемах памяти с матричной организацией строятся запоминающие устройства со структурой типа 3D, которые приобретают при этом “трехмерный” характер. В этом случае несколько микросхем (матрицы ЗЭ этих микросхем) управляются от двух дешифраторов: DC_X и DС_Y, относительно которых они включены параллельно. Из каждой матрицы ЗЭ считывается один бит информации, а число матриц равно разрядности хранимых слов.

При обращении к ЗУ с матричной организацией выбирается только один из 2^m ЗЭ, находящийся на пересечении выбранных строки и столбца, на линии выборки которых имеются сигналы логической 1. Все остальные ЗЭ, для которых конъюнкция логических сигналов на соответствующих линиях выборки строки и столбца равна «0», находятся в режиме хранения и отключаются от общей для всех ЗЭ шины данных. Если сигнал управления режимом работы (записи и считывания) W/R равен «0», то с выбранного по соответствующему адресу ЗЭ считывается битовая информация, которая через общую шину данных и усилитель считывания передаётся на выход DO. Для записи в ЗЭ новой информации подаётся сигнал разрешения записи W/R, равный логической 1, который открывает усилитель записи. При этом входная битовая информация через усилитель записи поступает на общую шину данных, с которой переписывается в выбранный ЗЭ. Отмеченные операции считывания и записи выпол-няются только в случае, если на вход CS, соединенный с входом стробирования дешифратора строки DC_Х, подаётся сигнал разрешения кристалла (CS = 1). При отсутствии этого сигнала (CS = 0) работа дешифратора DC_Х и, следовательно, самой микросхемы памяти блокируется. Другими словами, микросхема памяти переходит в режим хранения, а усилитель считывания на её выходе переводится в третье состояние с высоким импедансом и отключается от разрядной линии данного интерфейса шины. этом не увеличивается. Использование способа двухкоординатной выборки позволяет значительно упростить структуру микросхемы памяти, что при заданной площади кристалла является предпосылкой получения максимально большой ёмкости ЗУ.

Упрощение дешифрации адреса путем увеличения разрядности слова и уменьшения числа строк матрицы ЗЭ, а так же снижение числа входных и выходных линий данных достигается в микросхемах с селекторными схемами (демультиплексорами и мультиплексорами), применяемых в ЗУ со структурой типа 2 DM(2 D модифицированная), в которых для каждого бита слова используется одна двунаправленная линия. В структурах ЗУ типа 2 DM сочетаются достоинства обеих структур: 2 D и 3 D. Благодаря этому упрощается дешифрация адреса, и не требуются запоминающие элементы с двухкоординатной выборкой.

Следует отметить, что в ЗУ со структурой типа 2 DM за счёт большей длины строк матрицы ЗЭ создается возможность уменьшить число её строк и, следовательно, умень-шить число выходов дешифратора. Поэтому структуру микросхем ЗУ типа 2 DM целесо-образно использовать при записи – считывания информационных слов большой разряд-ности. В противном случае схемотехническая реализация ЗУ со структурой типа 2 DM приводит к большим аппаратным затратам.

Статическая память – SRAM (Static Random Access Memory), в отличие от динамической (DRAM), способнапри отсутствии обращений к ней (в статическом режиме) хранить информацию сколь угодно долго, но при включенном источнике питания. В качестве запоминающих элементов (ЗЭ) статической памяти с произвольной выборкойиспользуются простейшие статические триггеры. Эти элементы, по сравнению с ЗЭ динамических ЗУПВ, более сложные и занимают больше места на кристалле, однако они проще в управлении и не требуют регенерации. Емкость, быстродействие и потребляемая мощность статических ЗУПВ определяютсятехнологией изготовления и схемотехникой ЗЭ, которые реализуются на основе биполярных транзисторов и МОП-схем.

Запоминающие элементы, выполненные на биполярных ТТЛ-, ЭСЛ- и И²Л-схемах имеют самое высокое быстродействие, однако они дорогостоящие. Статические ЗУПВ на таких ЗЭ имеют время доступа в несколько наносекунд, что позволяет им работать на частоте системной шины процессора, не требуя от него тактов ожидания. Наиболее экономичными являются ЗЭ на nМОП- и КМОП-схемах, которые обеспечивают длительное хранение информации при питании от маломощной батареи. Поэтому они широко применяются в памяти конфигурации PC, хотя имеют время доступа более 100 наносекунд. Емкость современных СБИС статических ЗУПВ достигает 1 Мбит. Относительно высокое энергопотребление при низкой плотности упаковки и высокая удельная стоимость хранения информации не позволяют использовать статические ЗУПВ в качестве основной памяти персональ-ных компьютеров. В IBM PC-совместимых компьютерах с процессорами 80 486 и Pentium микросхемы статических ЗУПВ применяются главным образом для построения вторичного кэша основной памяти, в котором используется архитектура прямого отображения, или наборно-ассоциативная архитектура. Применение вторичного кэша позволяет существенно повысить производительность компьютера в целом.

Динамическая оперативная память (DRAM) является основной памятью современных компьютеров. В динамической памяти в качестве запоминающих элементов (ЗЭ) используются nMОП-транзисторы и конденсаторы небольшой емкости.

Процессы записи и считывания информации при обращении к ЗЭ связан с зарядом и разрядом конденсатора. При длительном отсутствии обращения к ЗЭ из-за утечек тока, а также при считы-вании конденсатор разряжается и информация, которая хранится в ЗЭ, со временем теряется. Поэтому в динамической памяти для сохранности информации требуется периодически проводить регенерацию, т.е. регулярный циклический перебор памяти (обращение к ним с холостыми циклами), в процессе которого производится подзарядка конденсаторов. Этим динамическая память принципиально отличается от статической, которая при отсутствии обращений к ней способна хранить информацию сколь угодно долго, но при наличии питающего напряжения. Кроме того, по сравнению со статической, динамическая память обладает меньшим быстродействием. Однако ЗЭ динамической памяти имеет очень малые размеры, благодаря чему удается на одном кристалле разместить миллионы ЗЭ и получить самую дешевую полупроводниковую память с умеренным энергопотреблением.

В современных ЗУ DRAM используются однотранзисторные ЗЭ (рис.1), в которых шины управления считыванием – записью и ввода – вывода данных объединены, а сам запоминающий элемент состоит из конденсатора С_з и nМОП-транзистора Т, работающего в режиме ключа. Затвор МОП-транзистора Т₀ подключен к линии выборки строки ЛВС матрицы ЗЭ, т. е. к выходу дешифратора адреса строки. При появлении на Рис.1 данной линии выборки строки ЛВС сигнала высокого уровня (логической 1)

 

транзистор Т₀ открывается и конденсатор Сз подключается к разрядной шине данных РШ,

которая также называется линией записи – считывания (ЛЗС).

В зависимости от режима работы можно считывать информацию, хранимую в ЗЭ, или записывать в него новую. В режиме хранения транзистор Т₀ закрыт, а состояние ЗЭ, соответствующее логической 1 или логическому 0, характеризуется наличием или отсут-ствием заряда на конденсаторе Сз. На основе анализа процессов считывания “0” или считывания “1” несложно определить, что значение считываемого сигнала DU оказывается примерно равным DU ≈ и, следовательно, очень малым, т. к. емкость конденсатора Сз много меньше емкости разрядной шины Сш. Кроме того, при считывании и, следовательно, подключении запоминающей емкости Сз к разрядной шине РШ происходит разрушение информации из-за изменения заряда. Для устранения этих недостатков, имеющих место при считывании данных, применяют усилители-регенераторы, а также различные способы увеличения емкости Сз (без увеличения площади ЗЭ) и уменьшения емкости С_ш.

Запоминающие ячейки микросхем динамической памяти организованы в виде двумерной матрицы. Адреса строки и столбца передаются по мул